[반도체 전공정] CMOS Process Flow, 현직자도 꼭 한 번 숙지해야 하는 공정 플로우에 대해서 알아보자.
캡틴 딴딴
2022. 7. 22. 22:54
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안녕하세요! 딴딴교육생 여러분들, 오늘은 CMOS Process Flow에 대해서 다루어보겠습니다. 이전 포스팅에서도 한 번 다루었던 경험이 있습니다. 하지만 많은 분들이 CMOS 소자의 Cross Section을 많이 접하다 보니 회로 설계 이후 Layout을 보는 순간 머리가 멍해지는 경험을 하실 것입니다.
■ 교육대상
반도체 엔지니어 직무를 희망하는 분, 설계 측 특히 Layout Design을 공부하시는 분들은 한 번 쯤 공부하시는 것을 추천합니다. FAB에서 지원하는 Tech를 기반으로 다양한 소자의 Process Flow가 존재합니다. 그 중 가장 기본이 되는 것이 CMOS 소자라고 할 수 있습니다. 특히 반도체 소자 & 공정 직무를 준비하시는 분들은 꼭 숙지하시길 바랍니다. 이후 여러분들에게 간단한 소자 Simulation에 대해서 교육할 것이기 때문에 선행교육 정도로 이해하시면 좋을 것 같습니다.
반도체 Chip을 제작하기 전에 제품 개발 Process를 간략하게 설명드리자면, 설계 기업 혹은 설계 부서에서 고객의 요구에 맞게 회로를 Design 합니다. 원하는 Function의 회로를 무작정 Design 하는 것이 아니라 Chip을 제작해줄 경쟁력 있는 FAB을 선정합니다. 그리고 FAB에서 제공하는 Design Rule에 맞게 회로를 설계하죠.
회로 설계가 마무리되면 Mask를 제작하고 제작된 Mask는 FAB에 전달됩니다. 사실 중간 중간에 다양한 Business 적인 사유로 부가적인 사항들이 많지만 흐름만 파악하면 됩니다. FAB에 Mask가 전달되면 이제 반도체 제조 공정이 진행됩니다.
제가 Process Flow를 계속 다루는 이유는 입사하자마자 Design Rule을 보면서 최소 5가지의 Design Rule을 기반으로 Process Flow를 그려보면서 향상된 저의 그림실력을 자랑하기 위함입니다. 농담이고, 여러분들도 반도체 업계에 입사하게 되면 큰 역량으로 자리 잡을 것으로 사료되기 때문입니다. 그러면 진행하겠습니다.
1. Preparation of p-type Bulk Silicon Substrate
위와 같이 p-type의 Si Substrate를 준비합니다. 공정 Spec을 보면 Boron으로 Doping 한 p-type 기판입니다. Si의 Lattice 방향은 100 면입니다. 결정 방향은 매우 중요한 지표가 됩니다. 여러분들도 아시다시피 100 < 110 < 111 방향 순으로 표면의 Si 원자가 많습니다. 그런데, 표면에는 Si 원자들이 4개의 팔을 꽉! 잡고 있지만 표면에서는 그렇지 못합니다. 그렇게 서로 잡지 못한 팔은 불안정한 상태이고 Surface Energy가 높습니다. 이를 Dangling Bond라고 합니다. 111 면에서 Oxidation 시 Oxide Growth Rate이 높은 이유도 이와 같습니다. Surface Energy가 높다는 것은 불안정하다는 것이고 그 만큼 반응성이 높다는 것을 의미하니깐요.
그래서 가장 안정적인 결정 방향인 100 면을 Base Substrate로 사용합니다. p-type Si Substrate를 보시면 저항과 Wafer Size의 정보를 Wafer 업체에서 확인할 수 있습니다. Wafer가 준비되면 정상적인 Wafer인지 다양한 검사를 진행하고, 잠시라도 대기에 노출되면 형성되는 얇은 Native Oxide Layer 혹은 이물을 제거해주기 위해 Pre-cleaning을 진행합니다.
2. Formation of Buffer Oxide for Well & Isolation Nitride Deposition
① p-type Si 기판이 준비가 되면 위와 같이 Buffer Oxide를 형성하고 Nitride를 형성한 후 Pattern을 형성하기 위해 Photoresist를 도포합니다.
② Buffer Oxide를 성장하는 이유는 소자를 형성하기 위해서 우리는 Well을 형성합니다. N-well, P-well 용어에 대해서 익숙하실 것입니다. Well은 다양한 목적으로 설명하는데 이는 뒤에서 설명하도록 하겠습니다. 반도체를 제조하는 사람들은 'Surface를 다루는 사람'이라고 할 수 있습니다. 각각의 박막에서 모든 전기적 특성들이 결정됩니다. 그런데 이러한 Surface 특성을 확보하기 위해서는 Well 같은 밑작업이 필요합니다. Well은 Ion Implant 공정을 통해 형성하는데, 표면이 아닌 Body 깊숙히 Ion을 주입해야 하기 때문에 (Ion Implant 공정 참고) 높은 에너지로 이온을 가속시켜 주입합니다. 그렇기 때문에 소자의 전기적 특성을 결정하는 Surface가 높은 에너지에 의해 손상될 수 있습니다. 그래서 Buffer Oxide를 얇게 형성해주는 것입니다. 뿐만 아니라, Dopant Type에 따라 이온 분포 Profile이 상이하다는 것을 이미 배웠습니다. 특히 가벼운 이온일수록 Ion Channeling 현상에 취약하기 때문에 Amorphous의 결정구조를 가지는 Oxide를 형성하여 Ion Channeling 현상을 방지하기 위한 목적도 있습니다.
③ Nitride를 증착하는 이유는 다음과 같습니다. 바로 다음 Step에서 우리는 소자간의 분리막인 Isolation 공정 STI(Shallow Trench Isolation) Trench를 형성할 것이기 때문입니다. 용어에는 Shallow라고 했지만, Trench를 파는 과정에서 유기 물질인 Photoresist로는 깊게 형성되는 Trench의 Etch Resistance를 충분히 확보할 수 없기 때문에, 막질이 조밀하고 단단한 Nitride Layer를 미리 Deposition 해주어 Blocking Mask 역할을 수행합니다.
④ 이후 Photo 공정을 통해 Trench가 형성될 공간을 만들어주기 위해 Photoresist를 도포해줍니다. Patterning 공정은 반도체 전공정에서 포토공정을 참고해주시길 바랍니다. 이때 중요한 것은 STI 공정을 진행한다는 것은 실제 우리가 제작할 Active 소자의 Domain이 결정된다는 것입니다. 이전에는 LOCOS 공정이 사용되었지만, Bird's beak의 이슈로 Active Domain을 침범하는 이슈가 존재하기 때문에 주로 STI 공정이 적용된다고 보면 될 것 같습니다.
3. Active Photolithography
① 이제부터 Main 공정이 진행된다고 보면 됩니다. Wafer 상에 설계한 회로를 전사하기 위해서 Photoresist를 Coating 한 후 회로 패턴 정보가 포함된 Mask를 Scanner & Stepper 상에 Align한 후 규격화된 빛을 노광합니다. 어떤 Process Flow 상에서는 Well을 먼저 형성하고, Isolation을 진행하는 경우도 있고 FAB 마다 모두 다르고 할 수 있습니다. 위와 같은 경우에는 Isolation 공정이 선행되는 것을 확인할 수 있습니다.
4. Nitride Etching
포토 공정 이후 Nitride를 Etching 해줍니다. 일반적으로 Selectivity가 높은 Wet Etching이 진행되었다면 점점 더 집적도가 향상됨에 따라 Channel Modulation에 의해 소자 Size가 작아지면서 미세공정은 모두 Plasma Etching이 채택되었다고 볼 수 있습니다. 위 Si3N4의 Layer에 대해서 잠깐 다시 다루자면, Dry Etching을 진행할 때는 SiN Layer를 우선 증착하고 Patterning 공정을 한 후 Etching 공정을 진행합니다. Nitride를 증착하는 이유는 앞서 설명드린 것 처럼 유기박막이라 박막의 Thickness가 그리 두껍지 않습니다. 미세공정으로 가면서 PR은 Pattern 쓰러짐이 발생하기 때문에 유기박막의 Thickness가 점점 더 얇아지고 있습니다. 그러다 보니 충분한 Etch Resistance를 확보할 수 없게 된 것이죠. 그래서 아주 단단하고 조밀한 Nitride 박막을 Blocking Mask로 얇게 증착하여 Etch Resistance를 향상시키는 것입니다. 무기박막은 Thickness가 얇아도 Etch Resistance가 유기박막에 비해 훨씬 향상 된다고 보시면 됩니다. 또한 Nitride 박막은 Blocking Mask 역할을 하면서 Etching 공정에서 Stopping Layer로 작용합니다. Etching 공정에서 End Point Detect, EPD를 다양한 방법으로 수행되는데 대표적으로 경계면에서 새로운 원자의 전자가 Exiting 됐다가 Ground로 내려오면서 방출한 빛을 Detect 함으로써 Stop 시점을 Detect 한답니다.
그래서 여러분들이 Process Flow를 직접 그려보면서 Nitride가 중간 중간 위치하는 것을 보실 수 있습니다.
5. Trench 형성
Nitride를 에칭한 후에 위와 같이 Trench를 형성해줍니다. 위와 같이 Nitride 층이 존재하는 영역이 바로 우리가 N/PMOS를 제작할 영역이라고 보시면 됩니다. 위와 같이 Trench를 형성해줍니다. 그리고 여러분들이 Google에 검색해보면 Recess Gate MOSFET을 쉽게 접할 수 있는데, 이 부분은 숙제입니다. 힌트 : (구조)
6. Nitride Etching
Trench를 형성한 이후 위와 같이 Barrier Oxide를 Wet Oxidation을 통해 형성해줍니다. 이는 Linear Nitride를 형성하기 전에 우리가 일반적으로 알고 있는 Side Wall이라 합니다. Side Wall은 생각보다 중요한 역할을 합니다. 우리가 처음에 p-type Si Substrate의 Lattice Orientation은 초기에 100 면이라고 설명드렸습니다. 하지만 Trench를 형성하면 결정면이 111 면이 모습을 드러냅니다. 이 말은 즉, Trench의 Surface는 매우 불안정한 상태라고 할 수 있습니다. 그래서 Sidewall을 형성해줌으로써 Dangling bond를 최소화시켜줍니다. 실제로 한 연구논문을 보면 STI의 Side wall Thickness를 두껍게 할수록 Leakage Current를 억제할 수 있다는 연구 결과도 있습니다.
이후 Linear Nitride를 형성해줍니다. Liner Nitride의 막질은 상당히 단단하고 Dense합니다. 우리는 소자 크기가 점점 미세해지면서 전기적인 Isolation을 위해 Trench는 점점 더 좁고 깊어지고 있습니다. 후속 공정으로 우리는 HDPCVD를 통해 이 Trench를 채워주어야 합니다. 이때 Plasma Damage로 기판이 손상되는 것을 방지하기 위해 Liner Nitride를 형성해줍니다. (실제로 Liner Oxide를 주로 사용하고, Liner Nitride의 경우 구동전압이 매우 높은 소자를 설계할 때, 높은 내압에서 견디기 위해 Trench의 깊이가 매우 깊은 경우 Liner Nitride를 적용한답니다)
다음은 HDPCVD (High Density Plasma CVD)를 통해 Trench를 Gap Filling 해줍니다. 박막공정에서 자세히 다루었지만, 한 번 더 간략하게 설명하자면 점점 더 좁고 깊은 Hole을 Filling 하기 위해서는 Mean Free Path, MFP를 향상시킬 필요가 있습니다. 하지만, LPCVD의 경우 고온 공정이다 보니, Thermal Budget이 향상되고 PECVD로 Deposition 하기에는 MFP를 확보하기 위해서 더욱 저압으로 가다보니 Plasma Density가 낮아지면서 충분한 Depo. rate을 확보하지 못하게 됩니다. 그래서 ICP Type의 Spiral Plasma Source를 사용함으로써 저압에서도 충분히 Plamsa Denisty를 높일 수 있고 Substrate 하부막에 Back Bias를 인가하여 Etch-Depo-Etch-Depo를 반복하면서 Step Coverage를 극대화 시킬 수 있는 HDPCVD 공정이 적용된 것입니다.
Hole을 Gap Fill 한 이후에는 Backside의 Nitride를 제거해주고 Cleaning을 진행해줍니다.
7. 평탄화 공정 : CMP
이후 CMP 고정을 통해 Polishing을 진행합니다. 이떄 Nitride Layer가 CMP 공정에서도 Stopping Layer로 작용한다는 점을 말씀드립니다. CMP 공정이 적용되면서 미세공정에서 정말 큰 이점이 있습니다. 그것은 바로 단차를 줄임으로써 Photo 공정에서 충분한 Focus Margin을 확보할 수 있음을 의미합니다. 간략하게 설명드리자면, 아시다시피 Resolution과 Depth of Focus (DoF)는 Trade Off 관계에 있습니다. Resolution을 향상시키기 위해 단파장의 빛을 사용하고, 이는 Depth of Focus의 마진이 점점 더 작아지게 되면서 특정 단차가 존재할 때 Pattern 상이 제대로 Wafer 상에 맺히지 않아 원하는 Pattern이 형성되지 않는 이슈가 발생합니다. 이러한 이유로 CMP 공정의 중요성이 미세공정으로 갈수록 더욱 중요해지는 것입니다.
8. Nitride / Oxide Strip & Buffer Oxide 형성
자 이제, Nitride의 역할은 끝났으니 제거해줍니다. 이제 우리는 본격적으로 Active 영역에 대해서 다룰 것입니다. Well을 형성해주기 위해서 우리는 Buffer Oxide를 성장해줍니다. 앞서 Buffer Oxide의 역할에 대해서 다시 한 번 숙지해주시길 바랍니다.
9. N-Well 형성
우선 CMOS에서 PMOS가 형성될 N-Well을 형성해줍니다. Photo 공정을 통해 PMOS 영역만을 Open하고, Phosphorus를 Doping 해줍니다. 뒤에서 나올 LDD, Source/Drain Doping과 달리 N-well은 깊히 Doping 해야 하므로 120keV의 높은 에너지를 사용하는 것을 확인할 수 있습니다.
[중요!] Well이 필요한 이유.
여러분들은 반도체를 공부하면서 왜 Well이 필요한가에 대해서 생각해본적이 있나요. 이미 여러분들은 알고 있습니다. 다만, Matching이 안 될 뿐이라고 생각됩니다. 우리가 반도체를 처음 접하면 PN Junction을 배우고 PN 하면 Diode를 떠올릴 것입니다. 반도체의 가장 기본이 되는 것이죠. PN-Diode의 역할이 무엇이죠.
맞습니다. 바로 한쪽 방향으로만 전류를 흐르게 하는 정류작용을 합니다. CMOS 공정에서 이 개념은 정말로 중요한 개념입니다. 우리가 아는 MOSFET은 Gate, Source, Dran, Body로 구성된 4단자 소자입니다. 우리는 반도체를 공부할 때 Source와 Body는 Common Electrical Region으로 함께 묶는 것을 암묵적으로 동의했어요. NMOS는 Body에 GND, PMOS는 Body에 VDD를 인가했죠. 그 이유에 대해서 설명드리겠습니다.
NMOS를 보면 P-type Sub에 Source/Drain을 N+ 도핑을 합니다. 그러면 Body (p-) Source/Drain (n+)이고 이미 PN-Junction 상태인 것을 알 수 있습니다. 만일 NMOS Body에 VDD를 인가하면 Body → Source/Drain으로 PN-Junction에 관점에서 봤을 때, 순방향 바이어스가 인가된 것입니다. 그래서 원하지 않는 전류가 흐르게 되죠. 반대로 PMOS는 N-well (n), Source/Drain (p+) 입니다. Body에 GND를 입력하면 Source/Drain에 Bias가 인가된 상태에서 PN-Junction 입장에서 순방향 바이어스가 인가됩니다. 그래서 역시 원하지 않는 전류가 흐르게 됩니다.
따라서 NMOS Body에는 인가할 수 있는 입력전압에 가장 낮은 전압을, PMOS Body는 인가할 수 있는 전압에서 가장 높은 전압을 인가하는 것이 Rule입니다. Body와 Source/Drain 간에 PN-Junction에 Reverse Bias를 인가해서 Leakage Current를 억제하기 위해 Well이 존재하는 것입니다.
여기서 다루는 CMOS는 Bulk Si에 P/NMOS 단일 소자들이 있지만, 실제 제품에서는 Logic (Low Voltage), Analog (High Voltage) Circuit들이 함께 존재합니다. High Voltage 소자의 입력전압에 의해 Low Voltage 소자들이 Damage를 받을 수 있기 때문에 전기적으로 Isolation 시켜주어야 합니다. 이때 사용되는 것이 바로 Well입니다. 그래서 여러분들이 나중에 회로를 설계할 때, MOSFET의 Schematic을 보면 Body/Sub/Isolation Bias를 모두 설정해주어야 합니다. (Isolation Type 인 경우)
Well은 하나의 Si Substrate에서 NMOS, PMOS를 형성할 때, 전기적으로 Isolation을 시켜주는 역할을 한다는 점 잊지 마세요!
10. P-Well 형성
이번에는 NMOS의 영역을 만들어주기 위해 P-well을 형성해줍니다. 그런데 Boron은 80keV의 에너지로 가속시켜 이온을 주입합니다. 왜 그럴까요. 그것은 바로 Boron의 질량이 매우 가볍기 때문에 Si 결정 내부로 슝슝! 멀리! 멀리! 주입되기 떄문입니다. 그래서 원하는 이온 분포를 형성해주기 위해 작은 에너지로 주입하는 것입니다.
그리고 위에서 설명했듯이 Well에는 소자간의 전기적 Isolation을 위해 Reverse Bias를 인가해야 한다고 했습니다. 그래서 소자의 Top view를 보시면 아래 작은 정사각형에 네모 영역이 있지 않습니까. 이곳이 바로 공정을 진행하면서 Well에 Bias를 인가해주기 위한 Pad가 형성된다고 보시면 됩니다.
11. PMOS Vt Modulation
이번 단계에서는 소자의 동작 특성 중 가장 중요한 Threshold Voltage를 Modulation 하는 단계입니다. 이전 공정을 마무리 하기 위해 PR을 제거하고 Well을 형성하기 위해 주입했던 Dopant들이 Activation 그리고 고에너지로 주입된 이온에 의해 손상된 결정 격자를 Curing 하기 위해 Annealing (Drive-in)을 진행합니다. Well을 형성했으니, Buffer Oxide를 제거해주고, Vt Modulation을 위한 Implant 이전에 얇은 Sacrificial Oxide 희생산화막을 형성해주고 제거합니다. 성장하고 바로 제거할 것이면 뭐하러 만드는가. 아닙니다. 아무것도 아닌 것 같지만 정말 중요한 Step입니다.
앞서 말씀드린 것처럼 우리는 Surface가 매우 중요하다고 했습니다. Surface에서 모든 전기적 특성이 결정되기 때문입니다. 그런데 고에너지의 이온을 강제적으로 기판에 주입하게 되면 표면이 많이 손상됩니다. 뿐만 아니라 많은 반응 Source들을 거쳤기 때문에 Surface가 오염됐을 수도 있습니다. 그래서 Sacrificial Oxide를 형성했다가 제거해주면 Surface에 상당한 Cleaning 효과를 기대할 수 있습니다. Surface에 원하지 않는 이물을 효과적으로 제거할 수 있는 방법이죠.
이후 우리는 Vt Impalnt를 하기 전에 Screen Oxide를 형성해줍니다. Buffer Oxide와 유사한 역할을 한다고 보시면 됩니다. 하지만 Vt는 매우 민감하고 중요한 변수이기 때문에 Buffer Oxide와 달리 조금 더 정확하게 제어된 막이 형성되어야 함을 말씀드립니다. 이후, PMOS의 Vt를 Modulation 하기 위해 Arsenic을 120keV의 에너지로 주입해줍니다. 그런데 여러분 이전에 Well을 형성해줄 때도 120keV였습니다. 뭐야 그러면 깊숙히 들어가는거 아녀?. 라고 생각할 수 있지만, Dopant Type이 다릅니다. Phosphorus보다 Arsenic이 더 큰 질량의 Dopant입니다. 그러다 보니 Nuclear 충돌에 의한 Stop Mechanism으로 에너지 손실이 더 크기 때문에, 기판 깊이 방향이 아닌 Interface 부근에서 이온 분포가 나타납니다. 우리는 Ion의 가속에너지, Dopant Type에 따라 이온분포를 최적화 시켜야 하빈다. 이는 이온공정을 참고하시길 바랍니다.
12. NMOS Vt Modulation
마찬가지로 NMOS의 Vt를 Modulation 해줍니다. 여기는 Dopant Type을 BF2+를 사용했습니다. Boron은 질량이 매우 작은 가벼운 이온입니다. 그러다 보니 우리가 원하는 이온분포를 구현하기 위해서 설비 상의 이유로 원하는 Spec의 Ion Energy를 확보하지 못하는 경우가 있습니다. 이럴 경우에는 Boron의 화합물을 이온으로 추출하여 질량을 무겁게 하여 주입하는 방법을 적용할 수 있습니다. 정말 똑똑하고 재밌죠.
13. Screen Oxide 제거
고생한 Screen Oxide를 제거해줍니다. 여러분들 제가 번호를 매기는 Step들을 외우실 필요는 없어요. Flow의 흐름을 숙지하는 것이 중요합니다. 앞서 말씀드린 것처럼 저는 그림을 그리는 것을 좋아해서 Screen Oxide 같은 층을 제거하는 과정에서 그림상에 최대한 Layer 관점으로 그리다 보니 마치 중요한 Main Step 처럼 표현된 것 같은데, 각 공정의 흐름과 어떤 효과가 있는지를 아는 것이 더욱 중요합니다.
14. Gate Oxide 형성
다음은 MOSFET에서 가장 중요한 Gate Oxide를 형성해줍니다. MOSFET에서 가장 중요한 역할을 한다고 봐도 과언이 아닙니다. 소자 Dimension이 작아지면서 기생 Cap 성분들이 증가하고 Gate의 구동력이 약해지면서 Leakage 성 Fail에 의한 수율저하가 심각해집니다. 그래서 점점 더 Gate Oxide Thickness를 점점 더 얇게 만들어줌으로써 Cox를 키우기 위한 기술들이 적용되었죠. 이 부분은 [반도체 소자] 카테고리에 내용을 참고하시길 바랍니다.
Gate Oxide는 보통 Thermal Growth로 진행되며 Growth Rate이 낮지만 Oxide 막질이 우수한 Dry Oxidation 공정으로 성장합니다. 우수한 막질의 Gate Oxide가 요구되는 이유를 저는 항상 이렇게 말합니다. 계속 똑같은 얘기를 하는 것 같은데...ㅎㅎ;
'공정 엔지니어는 표면에서 노는 사람들이다.' 소자의 Function을 제대로 구현하기 위해서는 전기적 특성을 결정하는 박막간의 Interface가 매우 중요합니다. Field Effect로 구동하는 MOSFET의 전류 메커니즘은 표면에 있는 Minority Carrier에 기인합니다. 표면 품질이 좋지 않아 Defect 이나 Trap density가 높다면 Carrier는 포획되면서 전류 특성을 저하시키고 Oxide의 열화현상에 의해 품질적인 이슈가 발생할 수 있기 때문입니다.
Gate Oxide를 성장했다면, 전면에 CVD를 이용하여 SiH4 (Silane) Gas 기반의 Poly-Si을 증착합니다. Poly-Si은 Doping을 통해 전도성을 향상시킬 수 있습니다. 이 부분은 Oxidation [산화공정]에서 자세히 다루도록 하겠습니다. 한 가지 Poly-Si을 채택한 가장 큰 이유는 접착도, Conformal한 증착 등 다양한 이유가 있지만 Workfunction을 제어 할 수 있어 Threshold Voltage, Vt 제어의 자유도가 높다는 장점도 있습니다. 이 부분은 High-k Metal Gate, HKMG 포스팅을 참고해주시길 바랍니다.
15. Gate Photolithography
Gate를 형성해주기 위해 Photo 공정을 진행합니다. 여러분들, 이 부분이 정말 중요한 것 아시죠. 지금은 7nm, 5nm, 3nm Tech의 의미가 무색해졌지만, 이전에는 tech node가 갖는 의미 자체가 공정 상에 가장 최선단 Pitch를 나타냈습니다. 가장 Dimension이 작은 곳이죠. 그곳이 바로 Gate CD or Gate Length였던 것이죠. 그래서 이 단계에서 적용되는 Photo 공정이 매우 중요하다는 것입니다. 왜냐하면 Gate Length는 곧 Channel Length이고 Channel Length에 따라 소자의 전기적 특성이 결정돼고, 소자의 전기적 특성은 곧 Chip의 Function과 DC 특성을 결정 짓기 때문입니다.
16. Gate 형성
Gate Poly를 Etching 했습니다. 이제 절반 정도 온 것 같습니다.
17. nLDD 공정
여러분들 이번에는 LDD 공정입니다. 소자 & 공정 Simulation 경험이 있는 분들은 LDD 공정이 어떻게 적용돼고 Source/Drain을 어떻게 형성하는지 쉽게 접해보셨을 것입니다. LDD는 Lightly Doped Drain으로 간략하게 설명드리자면, 집적도가 향상됨에 따라 Channel Size가 점점 더 작아지고 Long Channel MOSFET에서는 크게 영향을 미치지 못했던 Pinch off 영역이 Short Channel MOSFET에서 강한 E-Field에 의해 Leakage Current를 유발하고, Hot Carrier Effect와 같은 SCE 효과를 극대화 시켰습니다. 이를 억제하기 위해서 E-Field를 완화시킬 필요가 있었고, Light한 Doping 농도의 Extension 영역을 형성해주는 것입니다. 자세한 내용은 반도체 소자 카테고리를 참고하세요.
18. pLDD 공정
마찬가지로 PMOS 또한 LDD 공정을 적용해줍니다. 매우 얇게 Doping 해야 하기 때문에 주입되는 이온의 가속에너지가 Well이나 Vt Modulation을 위한 Implant 대비 낮은 에너지인 것을 확인할 수 있습니다.
19. Spacer 형성
다음은 Spacer를 형성해줍니다. Spacer는 소자 측면 / 공정 측면으로 역할이 구분됩니다. 소자적인 차원에서 Spacer는 Gate와 Drain의 Overlap 되는 영역에서 심화된 E-Field에 의해 발생한 Hot Carrier에 의해 Gate Oxide가 열화되는 HCI를 완화시켜 Gate Induced Drain Leakge, GIDL 현상을 억제할 수 있습니다. 공정적인 측면에서는 n+/p+ Source/Drain을 형성하기 전에 형성됩니다. Spacer가 있기 때문에 하기 그림과 같이 Source/Drain 영역과 LDD Extension 영역이 구분되는 것을 확인하실 수 있을 것입니다.
21. NMOS Source/Drain 형성
위와 같이 NMOS의 Source/Drain을 형성해줍니다. 여러분들이 공정엔지니어 직무를 수행하면 가장 골머리를 썪이는 것이 바로 Implant라고 생각됩니다. 소자의 전기적 특성에 가장 큰 영향을 미치거든요. 여기서 여러분들이 한 가지 숙지하고 있으면 여러분들 인생에서 가장 크게 도움이 될 만한 Tip을 알려주면, "소자에서 가장 Doping 농도가 높은 영역은 Source/Drain 영역" 입니다. 어찌보면 당연하고 뭐야... 라고 생각하실 수 있지만, 간단하면서도 정말 중요한 어떻게 보면 몰라서는 안 될 상식이라고 보시면 됩니다.
22. PMOS Source/Drain 형성
마찬가지로 PMOS 또한 Source/Drain을 형성해줍니다. LDD < Source/Drain < VT Modulation < Well 순으로 이온 깊이가 깊은 만큼 가속에너지 혹은 Dopant Type (Ion Mass)를 비교해보면서 공학적인 안목을 길러보세요.
23. DRIVE-IN
PR을 제거하고 주입한 이온을 Activation 시키고 이온주입에 의해 손상된 결정을 Curing 하기 위해 Annealing을 진행해줍니다. 여기서 중요한 점은 기존 DRIVE-IN이 Furnace 내에서 고온으로 Annealing 했다면 이곳에서는 Rapid Thermal Process, RTP 급속 열처리가 진행됩니다. 공정 시뮬레이션을 진행하다보면 RTP 시간에 따라 Junction Depth 짧은 시간 차이에도 엄청난 차이로 깊어지는 것을 확인할 수 있습니다.
우리는 소자 Dimension이 작아짐에 따라, 점점 더 Shallow Junction Depth를 추구하고 있습니다. 이 또한 반도체 소자 카테고리를 참고하시길 바랍니다. Shallow Junction Depth를 구현하기 위해서는 고온에서 Local한 영역의 짧은 Annealing Time이 요구됩니다. 그렇기 떄문에 현재 미세공정에서 급속 열처리 기술은 정말 중요한 기술이라고 할 수 있습니다.
24. Salicide 공정
ㅎㅎ 가장 최근에 올린 Metalization 카테고리에서 Salicide 공정에 대해서 다루었습니다. Salicide 공정을 다루기 전에 Schottky Contact과 Ohmic Contact을 심도있게 다루었습니다. (Energy Band 직접 그리느라 정말 고생 많았으니 꼭 참고하세요). 일반적으로 Metal과 Si이 Contact을 이룰 때, Workfunction 차이에 의해 Schottky Barrier가 형성됩니다. PN Junction과 마찬가지로 Depletion Region이 형성됩니다. (PN Junction과 다른 점은 Si 쪽 한 방향만 Depletion Region이 생기기에 E-Field는 상대적으로 작음.) Schottky Barrier 때문에 Bias 인가 시 Carrier가 온전히 소자 Performance에 기여할 수 없는 문제가 발생합니다. 그래서 이러한 Schottky Barrier를 낮추기 위해, Ti, Co 와 같은 금속을 Depo하고 Annealing을 통해 TiSi3 or CoSi3 Silicide Layer를 형성하여 Ohmic Contact을 형성해줍니다. 매우 중요합니다.
25. Metal 공정 (Back End of Line, BEOL)
여러분들 이미 CMOS의 Active 소자느 모두 완성이 되었습니다. 이제는 Contact을 형성해주고, Metal을 증착하고 VIA를 올리고 Metal을 증착하고 반복적인 Step입니다. Metalization 공정을 진행하기 전에 CVD를 통해 두꺼운 Oxide 층을 증착해줍니다. 이러한 Oxide 층은 여러분들이 익히 알고 있는 Via Hole을 형성해서 Source/Drain, Gate, Body, Well 등 Bias를 인가해주기 위한 Tab, Pad를 형성해주기 위함입니다. 하기 그림처럼 층간 절연막과 외부환경으로부터 소자를 보호하기 위한 Passivation Layer를 형성해주어야 합니다. 이는 저온 공정으로 진행되어야 하기 때문에 PECVD나 HDPCVD가 주로 적용된다는 점만 알고 넘어가셔도 좋을 것 같습니다.
26. Metal 공정 (Back End of Line, BEOL)
Metal을 증착하기 전에 Ti/TiN Barrier Metal을 형성해줍니다. 그 이유는 앞서 설명드린 것처럼 금속을 증착할 때, Etching이 진행된 Surface는 Surface Energy가 매우 높습니다. 그래서 반응성이 높기 때문에 Barrier Metal이 없다면 Tungstain과 반응하여 Interface의 화합물이 형성될 수 있습니다. 특히 Al의 경우 Si 내부로 쉽게 확산하여 Junction Spike같은 이슈가 발생할 수 있기 때문에 Barrier Metal을 Deposition 해주어야 합니다.
27. 반복 Step.
여러분들 오늘은 가장 기본적인 CMOS 소자의 Process Flow에 대해서 다루어보았습니다. 여러분들이 익히 알고 있다고 생각하지만, 정말 중요한 요소들 전체적인 Flow를 숙지하고 있다는 것은 정말 중요한 역량입니다. 그래서 저는 딴딴교육생 여러분들이 직접 그려보면서 말로 설명해보고 부족한 내용들은 다른 카테고리에서 쉽게 검색하여 찾을 수 있으니 직무역량을 채워나가는 것을 추천드립니다.
오늘 하루도 모두 고생 많으셨습니다. 이제 하반기 곧 시작이니 누구보다 치열하게! 밀도있게! 준비하시길 바랍니다.
