안녕하세요. 딴사관 교육생 분들, 교관 딴딴입니다. 금일 교육은 포토공정을 다시 한 번 곱씹어보기 위한 내용을 준비했습니다. 직무면접을 앞두고 있거나 포토 공정엔지니어를 꿈꾸는 교육생들에게 작은 도움이 됐으면 좋겠습니다.
[질문 1] 딴딴 씨는 포토 공정 엔지니어가 무슨 업무를 하시는지 아시나요?
포토 공정은 설계한 회로 이미지 정보를 Wafer 기판에 전사하는 공정으로, 제품 특성을 부여하는 설계 부서와의 가장 긴밀한 직무라고 생각합니다. 포토 공정 엔지니어는 양질의 패턴을 획득하기 위해 노광기술을 개발하며, 감광재, 마스크 개발 등 다양한 업무가 있습니다. 이러한 업무들의 교집합은 단연 설계한 회로 패턴 레이어를 목표한 Target에 맞게 정확한 위치에 담아내는 것이 포토공정 엔지니어의 책무라고 생각합니다.
[꼬리 1-1] 간단한 포토 공정 용어에 대해서 질문 드립니다. CD나 Pitch에 대해서 설명해주세요.
CD는 Critical Dimension으로 패턴의 Size를 의미합니다. Pitch는 반복되는 패턴의 주기를 나타냅니다. CD와 Pitch는 회로 패턴들이 정상적으로 웨이퍼 위에 형성되었는지 정량적으로 평가하기 위해 사용됩니다. 반도체 제조 공정 상 대표적인 패턴은 Line, Island, Hole이 있습니다. 그 중 Line을 예로 들어 설명하면, Line CD는 Line 패턴의 크기를 의미하며, Line과 Line 사이의 Space 또한 CD로 표현할 수 있습니다. 그리고 해당 Line 패턴들이 주기성을 가지고 반복된다면 Line과 Space의 CD를 합한 값이 Pitch가 되죠. Hole 또한 직경이 있고 Space가 있고 반복적으로 형성된다면 Pitch를 측정할 수 있습니다. ※ Tip : 유관부서와 협업 시 CD라는 표현이 실제 패턴 크기의 CD인지 Space CD인지를 명확하게 확인하셔야 합니다!
[꼬리 1-2] 포토 공정 엔지니어에게 산포 관리가 중요한 이유에 대해서 설명해주세요.
공정엔지니어에게 산포관리는 숙명과도 같습니다. 포토공정에서 산포를 유발하는 것은 빛의 회절과 간섭 특성 때문입니다. 빛이 마스크를 통과하면서 회절되고 간섭이 일어나면서 감광제의 화학반응 정도의 편차가 발생하여 산포를 유발하게 됩니다. 특히 이러한 편차는 소자의 전기적 특성에 큰 영향을 미칩니다. Gate Length는 소자의 Vth와 직접적인 연관이 있고, 이는 Vth의 산포를 유발하게 됩니다. Vth 산포는 소자의 속도와 Current에 영향을 미쳐 Leakage나 소자간 Mismatch를 유발할 수 있습니다. 그만큼 포토공정 엔지니어는 각각의 패턴들이 균일한 크기를 갖도록 엄격한 산포 관리를 통해 공정을 최적화 시켜야 합니다.
[꼬리 1-3] Over Exposure 시 Pattern의 CD는 어떻게 되는지 설명해주세요.
과잉 노광시 Pattern의 CD는 미세해집니다. 감광 메커니즘을 보면 Photoresist에 빛이 조사되면 PAC에서 산(H+)이 발생하게 되면서 Resist의 구조를 변경하고 선택적으로 제거함으로써 설계한 패턴 정보를 웨이퍼 상에 형성할 수 있습니다. 과잉 노광시 과도한 산이 발생하면서 확산이 일어나게 되고 Target CD 대비 CD가 더욱 미세해지는 경향성을 확인할 수 있습니다. 이러한 특성을 기반으로 Exposure Dose량을 조절함으로써 의도적으로 Gate CD를 Control 함으로써 소자의 전기적 특성을 Modulation 할 수 있습니다.
[꼬리 1-4] 그렇다면 Exposure Dose를 크게 할수록 미세패턴을 구현할 수 있는건가요?
그렇지는 않습니다. 앞서 말씀드린 바와 같이 포토공정 엔지니어는 정확한 패턴 모양을 정확한 위치에 형성해야 합니다. 동일한 파장으로 공정을 진행한다고 가정했을 때, 노광량이 커질수록 PR 내 발생한 산은 확산을 통해 Resist의 구조를 변경합니다. 즉, 확산은 엔지니어가 정확하게 정량적으로 제어할 수 없는 범주이고 확산이 커질수록 산포 관리가 어려워지게 됩니다. 따라서 초기 공정 개발이나 제품개발 시 공정엔지니어는 FEM(Focus Exposure Matrix) 평가를 통해 Focus / Exposure Margin을 평가하여 목표한 패턴이 Define 되는지 공정을 최적화 시켜야 합니다.
[꼬리 1-5] FEM 평가에 대해서 설명해주시겠어요??
FEM 평가는 제품 초기 공정 조건 설정 시 Wafer에 Focus와 Exposure 조건을 Split하여 평가 및 Test 하는 방법입니다. Split 한 조건을 기반으로 각각 공정 Step 별 최적의 조건을 확보하기 위한 평가 방법입니다. 미세 패턴을 구현하기 위해서 Resolution도 중요하지만 패턴이 웨이퍼 상에 이미징 되기 위해서는 DoF 또한 매우 중요합니다. 빛이 이미징 되기 위해서는 최적의 Focus Plane 조건을 확보해야 합니다. DoF는 Focus Margin이라 하여 Focus Plane에서 파장의 1/4 이상 만큼 벗어나면 빛이 포함하는 회로 정보를 잃어버리면서 원하는 패턴을 형성할 수 없게 됩니다. 따라서 설계한 Spec에 맞게 Exposure Dose와 DoF의 공정조건을 최적화 시키는 것이 매우 중요합니다. 출처 : Proceedings of SPIE - The International Society for Optical Engineering 7140
[질문 2] 포토공정의 일련의 과정을 간략하게 설명해주시겠어요?
식각하고자 하는 피식각층인 막질을 증착한 웨이퍼를 Track 장비에 로딩합니다. 이후 감광제(PR)를 코팅합니다. 하부막질과 접착 특성이 좋지 않을 경우, PR 코팅 전에 HMDS 처리를 하거나 하부 난반사를 방지하기 위한 BARC 막을 코팅한 후에 공정을 진행합니다. 이후 Soft Bake를 통해 PR의 잔류 Solvent 성분을 제거해줍니다. (Solvent 성분은 균일한 코팅의 목적이기에 코팅 이후에는 제거) 이후 Scanner 혹은 Stepper 장비로 이동하여 Mask를 정렬하고 규격화된 빛을 조사함으로써 회로이미지가 담긴 마스크 내 정보를 웨이퍼 상에 전달합니다. 노광을 마친 후 PEB (Post Exposure Bake)를 통해 Standing Wave Effect 현상을 개선하기 위해 감광제의 추가적인 화학반응을 유도합니다. 이후 현상액을 통해 웨이퍼 상에 회로 패턴을 구현합니다. 이후 후속공정인 에칭 공정을 통해 피식각층인 하부 막을 식각하고, 잔류 PR을 제거해주면 포토공정의 일련의 과정이 종료됩니다.
[꼬리 2.1] 포토공정에서 발생할 수 있는 불량에 대해서 설명해주세요.
포토공정에서 가장 빈번하게 발생할 수 있는 불량은 잔류 PR에 의해 발생하는 문제라고 생각됩니다. 잔류 PR이 존재할 경우, 후속공정인 에칭공정에서 잔류 PR에 의해 Etch Rate이 현저하게 저하되면서 Contact/VIA Hole의 경우 Not Open이 되는 이슈를 초래할 수 있습니다. 이러한 잔류 PR에 대한 영향은 수율에 직접적인 영향을 미칠 수 있기 때문에 유기오염물들을 제거하기 위한 Cleaning이 핵심 공정 기술 중에 하나로 자리잡고 있습니다. 그 외에도 상하부막 간 Align이 틀어지게 되면 칩 내 레이어 간 전기적 연결이 취약해지면서 불량을 야기할 수 있습니다. Wafer 상에 특정 단차가 존재할 경우 Defocus 이슈가 발생하면서 Pattern이 제대로 Define 되지 않는 문제가 발생할 수 있습니다. 따라서 공정엔지니어는 포토공정 이후 Inspection 단계에서 면밀한 분석을 통해 해당 불량을 최소화 시킴으로써 수율 및 생산성에 기여해야 합니다.
포토공정은 많은 분들이 관심있어야 하는 직무이기에 다음 포스팅까지 빠르게 정리해보록 하겠습니다. 오늘 하루도 고생 많으셨습니다!
