[딴딴's 속성과외] 증착 공정 -1편- / 불랑사례 / 실무에서 충분히 일어날 수 있는 불량 유형.
캡틴 딴딴
2024. 4. 22. 21:12
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여러분들 오늘은 증착공정에서 쉽게 발생할 수 있는 불량 유형에 대해서 다루어볼 예정입니다. 물론 정말 다양한 불량 유형이 있겠지만, 오늘은 증착공정에서 Hard성 Fail을 유발하며 쉽게 발생할 수 있는 쉽게 불량 유형에 대해서 다루어보도록 하겠습니다.
1. Shallow Trench Isolation (STI) Gapfill 불량
첫 번째, 불량 이슈는 바로 STI Gapfill 불량입니다. Isolation 공정은 Trench Isolation과 Junction에 의한 Electrical Isolation으로 구분할 수 있습니다. 특히 Trench Isolation의 경우 인접 소자간의 물리적인 거리를 이격시켜 Tr 소자 Domain을 Define할 뿐 아니라, Isolation 기능을 수행합니다. 그런데, STI 형성 시 상기 이미지와 같이 증착 공정의 수행능력이 떨어져 Overhang에 의한 Void 혹은 Profile 내에 Particle에 의해 정상적인 Gapfill이 이루어지지 않게 될 경우 Void가 형성되고 인접 소자간, Field Leakage가 발생하여, 소자 특성 Variation이 커지거나 Mismatch 발생 심각하면 소자가 터져 동작하지 않는 Hard성 Fail이 발생할 수 있습니다.
점점 더 미세공정이 중요해지면서 증착공정에서 더욱 고난이도의 Gapfill 기술들이 요구되고 있습니다.
2. Seam. 불량
두 번째는 Seam 불량입니다. Seam과 Void는 공통적으로 High AR Gapfill 능력이 저하되고, Poor Step Coverage 기인으로 발생하는 불량 유형입니다. (Seam과 Void는 단순히 모양의 차이라고 봐도 무방, Seam이 심해지면 Void가 발생한다고 보면 됨). 특히 미세공정에 따라 한 Chip 내부에는 High Density, Multi-function을 위해 무수히 많은 Tr.들이 IC로 집적되고, 이를 전기적으로 Function을 구현하기 위해서는 무수히 많은 Contact/Via, 그리고 복잡한 Metal Routing 배선이 형성됩니다. 이에 따라서 역시 상하부막간의 Metal line을 연결하기 위해 형성하는 Contact/VIA Hole의 Profile은 점점 더 High AR Profile을 가지게 되고, 상기 이미지처럼 텅스텐 금속이 제대로 Gapfill 되지 않을 경우 저항이 증가하면서 불량이 발생할 수 있게 됩니다. 역시 우수한 Step Coverage 특성을 가지는 고난이도의 증착 공정 기술이 요구되고 있습니다.
3. Particle 기인 불량
Particle 기인 이물성 불량은 보통 Wafer Map 상 Random하게 발생하며, 대부분 Hard성 Fail로 나타나기 떄문에 이물을 줄이기 위한 CIP 활동을 강화해야 합니다. Particle 기인 불량은 보통 Metal Line간의 Short 혹은 Contact/VIA Hole의 Void 등을 일으켜 Open 불량을 야기하기도 합니다. 혹은 Particle이 존재하는 상태에서 증착할 경우, Bias 인가시 혹은 증착 공정 도중 Particle이 있는 영역으로 Stress나 휘발성 가스들이 빠져나가게 되면서 Pinhole이 발생할 수 있습니다.
Particle 기인 불량은 대부분 Hard Fail로 엔지니어로서 제조공정 환경을 Clean하게 해야 하는 것 말고는 어쩔 도리가 없고 Yield Loss 측면에서도 그 비중이 높기 때문에 매우 중요합니다.
보통 Particle 불량은 설비성 Particle / 공정 반응성 Particle / 외부 Particle로 구분할 수 있습니다. 상기 이미지 상에서도 유추가 가능하신 것처럼, 설비 기인성 Particle의 경우 Edge 부분들이 모두 각져 있는 것을 확인 할 수 있습니다. 이는 설비의 PM과 배기상태가 부적합한 그리고 설비의 Input Parameter의 재점검이 필요한 상황을 암시합니다. 공정 반응간 발생한 Particle의 경우, 보통 일반적으로 둥글둥글한 Shape의 특징을 가집니다. 공정간 설비의 Trouble 혹은 공정조건이 최적화 되지 않을 경우 발생할 수 있습니다. 마지막은 반응성, 설비성이 아닌 외부로부터 유입된 Particle 입니다.
이러한 Particle 위에 Pattern을 형성 할 경우 패턴 하부 막질에 존재하는 Particle로 인해 단차가 발생하면서 상부 패턴이 영향을 받을 수 있기 때문에 설비의 PM 주기 / 공정조건 최적화 / Clean 공정 환경 등이 중요하다고 볼 수 있습니다.
4. Deposition Uniformity 불량
Deposition 시 in Wafer 상에 Uniformity 불량은 소자 특성에 Variation을 유발할 수 있으며, 후속 공정에서 Open/Short 과 같은 불량을 유발할 수 있습니다. 공정엔지니어는 공정 Recipe에서 공정 온도, 압력 등 Deposition 조건을 최적화 시킬 필요가 있으며, Wafer 상에 L/B/C/T/R/LT/LB/RB/RT 과 같이 in Wafer Uniformity를 개선시킬 필요가 있습니다. 즉 Wafer 위치에 따라서 균일한 Depo. rate을 최적화 시키는 것이 증착 공정 엔지니어의 책무라고 할 수 있습니다.
Center/Edge 간 In Wafer Uniformity는 증착 공정 뿐만 아니라, 포토공정, CMP, Etch 공정에서도 정말 중요한 Key Challenge이며, 역시 미세 공정이 도래하면서 중요도의 비중은 더욱 커졌다고 보시면 되겠습니다.
5. Silicide Encroachment / Silicide Stringer 불량
Silicide 공정은 Metal과 반도체 접합 간의 Worfunction 차이에 의한 Schottky Barrier가 형성되면서 높은 Contact 저항을 낮추기 위한 공정입니다. Salicide (Self-Alinged Silicide) 공정 Sequence를 간략하게 이야기하자면 PVD를 통해 전면적으로 Co/Ti/Ni 와 Capping Layer를 Deoposition 하고 후속 열처리를 통해 금속 원자들이 Si 내부로 Diffusion 되면서 Silicide 층을 형성합니다. 허나 위와 같이 Silicide가 Silicide가 Abnormal하게 성장(Encroachment)되면서 Device의 Junction Leakage 등을 발생시킵니다. 보통 Si 기판 Doping이나 Surface Cleaning, Ni 두께, 그리고 Annealing 조건에 큰 영향을 받습니다. 우측그림은 Silicide의 Stringer로 측벽에 남아 있는 Silicide Residue라고 보시면 됩니다. 이 역시 Gate와 Drain간의 Leakage Path로 작용하게 됩니다.
6. Overhang 불량
Overhang 발생 시 심할 경우는 위와 같이 하부에 Void가 생성될 수 있습니다. 이는 PVD 같은 경우는 Overhang을 개선시키기 위해 Collimator를 적용하여 개선하게 되는데, Collimated Sputtering은 Collimator에 입자가 증착되면서 Depo. rate이 떨어지게 되면서 주기적으로 교체가 필요합니다. CVD 같은 경우는 Overhang 발생 시 이를 개선하기 위해 Depo-Sputtering을 1-Cycle로 진행하는 HDPCVD 공정이 적용되며 보통 Trench 공정에 적용됩니다. 다만 높은 Plamsa Density로 인한 Plasma Damage 기인 Defect이 발생할 수 있고, 이는 역시 Hump 현상이나, 소자 특성의 Variation, Mismatch를 유발할 수 있습니다. 따라서, STI의 막질을 좀 더 치밀하게 하기 위해 Densificiation 공정을 후속으로 진행해줄 필요가 있습니다.
7. Poor Step Coverage 불량
층간 절연막의 Deposition Recipe의 재평가와 소재 변경 등을 통한 Step Coverage 향상 및 Void Free 공정의 재평가가 필요합니다.
8. 절연막의 Crack 불량
절연막은 소자간 층간 Isolation 등 중요한 역할을 하는 Layer입니다. 특히 미세공정이 되면서 Metal Line으로 인가된 Signal의 RC Delay를 낮추기 위해서 ILD/IMD 층의 경우 Low-k Dielectric 기술들이 적용되고 있습니다. Carbon을 Doping하거나, 다공성 혹은 Airgap을 인위적으로 형성해주죠. 하지만 다공성 구좋로 인해 기계적으로 매우 약하며 Crack에 취약한 이슈가 있습니다.
9. Gate Oxide Thinning 불량
Gate Oxide의 Thickness는 소자의 Gox BV, 신뢰성, 그리고 Vth 특성을 결정하는 매우 중요한 Parameter 중 하나입니다. 위와 같이 Gate Oxide의 국부적인 Thinning 현상은 특정 LOT의 Gate Oxide 공정 진행 시, 공정 전/후 간의 특이사항의 여부를 반드시 확인해야 합니다. (소자 특성에 매우 Critical하기에 이는 제품 동작에도 반드시 영향을 끼침)
10. Not Open 불량
Not Open 불량은 반도체 Chip의 대표적인 Hard성 불량 중 하나로 특정 Contact의 Not Open 현상은 Particle 기인, Photo Align 기인, Deposition Uniformity, Etch Uniformity 기인 등 정말 다양한 가능성을 열어두고 불량을 검토해야 합니다. 이러한 Hard 성 Fail을 방지하기 위한 Layout적 측면에서는 단일 Contact/VIA Hole을 금지하고 Double 혹은 그 이상의 Contact/VIA Hole을 형성해줌으로써 Hard성 Fail 기인 Yield Loss를 개선할 수 있습니다. 하지만 단일 CNT/VIA을 여러 개 형성할 경우 Chip Size가 커지게 되면서 Design 경쟁력이 저하되는 문제가 있습니다.
오늘은 증착공정에서 쉽게 발생할 수 있는 불량 유형에 대해서 다루어보았습니다. 물론 오늘 다룬 내용보다도 훨씬 더 많은 불량 유형들이 존재하지만 나중에 기회가 되면 또 추가적으로 다루어보도록 하겠습니다ㅎ 오늘 하루도 고생 많으셨습니다!
