Velocity Saturation은 Id-Vds curve의 saturation current, Id 와 직접적인 연관이 있음을 명심하세요.
질문 1]. Velocity Saturation, 속도포화 현상에 대해서 설명해보세요.
Keyword : [Velocity saturation, electric field, interface, impurity scattering]
Short Channel Effect, SCE의 대표적인 현상 중 하나는 Velocity Saturation, 캐리어의 속도포화 현상입니다. 여기서 velocity는 전하가 electric field에 의해 drift 되는 속도를 의미합니다. channel length가 짧아지면서 내부에는 기존 long channel과 비교했을 때, 강한 electric field가 형성됩니다. 전계가 매우 크므로 열이 발생하고, 이는 lattice sacattering을 증가시킵니다. 그에 따라 carrier의 mobility는 감소하게 되고 결국 전류의 급증을 예상했던 것과 달리 전자의 속도가 낮은 전류 값에서 saturation 되는 현상입니다.
[세부설명] Velocity-Electric field (left) , Id-Vds curve (right)
Velocity saturation 현상은 PMOS와 NMOS의 차이에서도 확인할 수 있습니다. PMOS는 hole에 의해 전류가 흐르므로 NMOS의 electron보다 mobility가 1/3 수준으로 작습니다. 이에 따라 PMOS가 NMOS 보다 먼저 velocity가 saturation 되고 1/3 수준의 낮은 전류가 흐르게 되기에, CMOS IC 설계 시 PMOS의 gate width가 NMOS보다 3배 크게 Layout을 합니다.
채널 길이가 1um 이하가 되면 기존 MOSFET의 일반 전류식과 다른 양상의 전류방정식을 가지게 됩니다. 이로 인해 Drain current가 낮은 수준에서 빠르게 saturation 되고 (saturation voltage, Vds가 작아짐), 더 이상 Drain current가 Channel length, L의 감소에 따라 증가하지 않게 됩니다. 그리고 short channel case의 전류식을 보면, 기존의 (Vgs-Vt)^2에 비례하던 전류식이 (Vgs-Vt)에 비례하게 되면서 결과적으로 Vgs에 따른 전류 증가폭 또한 감소하게 됩니다. 결과적으로 소자 dimension을 작게 만들더라도 on current가 크게 증가하지 않아 소자의 performance를 향상시키지 못하게 됩니다.
[꼬리 1-1]. Velocity Saturation을 개선시키기 위한 방법에 대해서 설명해보세요.
Velocity Saturation, 속도포화 현상을 개선시키기 위해서는 계면에서 drain에 의한 electric field를 완화시킴으로써 impurity (or lattice scattering)을 최소화 시켜야 합니다. 계면쪽의 body doping 농도를 낮추거나, drain side의 LDD 공정을 적용함으로써 Electric field를 완화시킬 수 있습니다.
[세부설명] "Velocity Saturation" 반도체 소자가 linear 상태일 때는 long channel, short channel device 모두 동일한 전류 방정식을 적용할 수 있습니다. 하지만 Long channel 일 때, saturation current 식을 short channel 에서는 적용되지 않습니다. Saturation 상태라는 것은 Drain voltage, Vds=Vgs-Vt, saturation voltage가 인가됐을 때, pinch-off 영역이 생긴 상태입니다. Long channel : Saturation current 식 (body factor는 제외)
여러분들 이전 교육에서 Drain voltage에 의한 reverse bias가 인가되면서 drain 쪽의 depletion region이 확장되고 channel 영역을 잠식해나가면서 유효채널길이가 짧아짐에 따라 drain current가 향상되는 channel length modulation, CLM 현상에 대해서 배웠습니다. 이때, drain 쪽에 형성된 depletion region을 'pinch-off 영역'이라고 합니다. short channel 의 경우 pinch off 영역이 channel을 모두 잠식해버리면서, 'L=0'으로 봐도 무방합니다. 즉, 채널이 사라져버릴 수 있다는 것입니다. 더 나아가 DIBL 처럼 Source/body의 potential barrier를 낮출수도 있고요. 결국 매우 짧은 수 nm의 short channel에서 pinch-off가 발생하면서 전류가 saturation 되면 캐리어가 source에서 채널로 주입과 동시에, pinch off region 내에 형성된 전계에 의해 drain으로 빨려 들어가고 전류가 흐르게 됩니다. 게다가 long channel에 비해 short channel의 electric field가 훨씬 강합니다. (이것은 'E=V/d' 식을 따르면, 동일한 전압에서 channel length, d가 훨씬 작아졌기 때문임). 이 상태에서 전류가 흐르게 된다면 MOSFET 전류는 Source에서 얼마나 전하를 신속하게 공급 (or 주입) 할 수 있는지에 따라 소자 성능이 좌우됩니다.
위의 long channel 소자의 drain current는 pinch off 영역에서 동작하는 short channel의 saturation current를 계산하는데 적용할 수 없습니다. 앞서 말씀드렸듯이, pinch-off 영역이 channel을 모두 잠시해버려서 'L=0'에 근사하기 때문입니다. 그래서 Short channel의 saturation current는 다음과 같이 표현합니다. Short channel : saturation current @ Vg-Vt에 비례
Long channel에는 Idsat ∝ (Vgs-Vt)^2 의 관계를 가지지만, short channel 에서는 Idsat ∝ (Vgs-Vt), gate voltage에 선형적으로 변하는 것과 Saturationv velocity (νs)가 추가되었습니다. saturation velocity가 추가됐다는 것은 pinch off 영역의 영향이 long channel에서 보다 훨씬 커졌음을 의미합니다.
saturation velocity는 전하가 drift 되는 속도를 의미하며, 속도가 포화되는 이유는 다음과 같습니다.
△L이 매우 작다는 것은 'Electric field, E가 매우 큼'을 의미합니다. E가 매우 커짐에 따라 결정 격재 내부의 캐리어 혹은 불순물들이 충돌과 열진동을 함으로써 열이 발생하고 이는 lattice scattering을 증가시킵니다. 이에 따라 source에서 drain으로 이동하려는 캐리어가 산란에 의해 방해를 받게 되고 이는 mobility 저하를 유발합니다. 그로 인해 캐리어 속도가 saturation 되는 것입니다.
이와 같은 이유로 강한 전계가 형성되어 있는 pinch-off 영역을 캐리어가 넘어갈 때 전하의 속도는 산란에 의해 일정하게 유지되는 것입니다.
위 그래프는 channel length가 1um인 PMOS, NMOS의 output charateristics 입니다. gate 전압에 증가에 따라 선형적인 특성을 보입니다. 0.3V 단위로 gate voltage를 증가시켰을 때, saturation current가 선형적으로 증가하는 것을 확인할 수 있습니다. 그리고 PMOS의 Saturation current가 NMOS 전류보다 작은 것을 확인할 수 있습니다. 이 역시 saturation velocity로 설명할 수 있다고 말씀드렸습니다. PMOS는 hole에 의해 NMOS는 전자에 의해 전류를 형성합니다. 전자의 mobility는 ~1,500 정도, hole은 ~495 정도로 1/3수준으로 작습니다. 즉, 전자보다 홀이 먼저 saturation velocity에 도달하게 되고, 낮은 수준의 saturation current에 도달하게 되는 것입니다. Id-Vds curve를 보시면, 기존의 전류식을 보았을 때, Id ∝ (Vgs-Vt)^2 의 관계로, saturation current는 drain voltage, Vds와는 무관한 것을 알 수 있습니다. 이는 short channel 또한 마찬가지입니다. 하지만 channel length가 수 nm가 아닌 이상 pinch-off 영역이 형성되더라도 channel 길이가 유효하기 때문에 long channel의 식을 적용할 수 있습니다. drain voltage의 증가에 따라 pinch-off 영역의 확장으로 유효채널길이가 짧아지면서 위 그래프에서 Channel Length Modulation, CLM에 의해 Drain current가 증가하는 것을 확인할 수 있습니다.
