[반도체 소자] "공정 미세화 고비용 구조 깬다.. FD-SOI"

캡틴 딴딴 2022. 2. 8. 00:52

이번 내용은 이전 교육 FD-SOI에 대한 2015년 기사입니다. 7년 전 기사이기 때문에 시사 파트에서 다루지 않고, 소자 카테고리에서 FD-SOI 기술의 필요성에 대해서만 간단하게 짚고 넘어가겠습니다!

공정 미세화 고비용 구조 깬다. 비상하는 FD-SOI

20나노, 14/16나노 핀펫(FinFET) 공정은 기존 28나노 벌크형 하이케이메탈게이트 (HKMG) CMOS 공정 대비 칩 면적을 줄일 수 있으나 늘어난 설계 및 생산 시간, 고난도에 따른 수율 저하 등으로 오히려 원가가 높아진다는 이슈가 발생합니다. 대안으로 주목받고 있는 기술은 FD-SOI입니다. FD-SOI 공정을 통해 생산된 칩은 원가가 저렴한데다가 성능, 전력소모 측면에서 기존 벌크형 CMOS 기술 대비 우수하다는 분석이 이어지고 있습니다.

반도체 생산 업체들은 웨이퍼 한 장에서 생산해내는 칩 수를 늘리기 위한 방법으로 원가를 낮추고 이익을 높여왔습니다. 웨이퍼에서 추출하는 반도체 칩 수를 증가시키기 위한 방법은 칩의 면적을 줄이는 방법입니다. 칩 면적을 줄이기 위해서는 기존의 제조 공정보다 미세한 공정을 수행해야 합니다. 동일한 설계 구성에서 회로 선폭을 줄이면 칩 면적 역시 축소되기 떄문입니다.
칩 사이즈를 줄이면 제품 측면에서는 성능 향상과 전력소모량의 감소라는 장점이 뒤따릅니다. 하지만 이러한 공식은 변하고 있습니다. 고성능 시스템 반도체를 기준으로 28나노 공정을 기준으로 선폭이 점점 미세화 될수록 생산원가가 높아진다는 것이 전문가들의 의견입니다. 20나노 공정부터는 물리적으로 선폭을 줄이는데 수율 저하가 따르는데다가 설계, 공정, 장비, 재료 비용도 기하급수적으로 증가해 칩 면적이 축소되더라도 원가의 절감이 아닌 오히려 높아진다는 의견입니다.
Fully depleted Silicon On Insulator, FD-SOI 기술이 대안으로 떠르는 이유도 바로 이 때문입니다. FD-SOI는 유럽 반도체 업체인 ST마이크로의 독자적인 기술입니다. ST마이크로는 FD-SOI 공정을 적용하면 전체 생산공정수를 줄이고 28나노는 물론 20나노 미만 공정에서도 원가를 지속적으로 낮춰 갈 수 있다고 발표했습니다.

■ 전체 생산공정 수 15% 줄이다.

FD-SOI는 실리콘 웨이퍼 위에 매우 얇은 절연 산화막을 형성한 뒤 그 위로 평면형 트랜지스터 전극을 구성하는 기술입니다. 실리콘 웨이퍼 위로 올라간 절연 산화막은 트랜지스터 아래쪽 공간을 완전한 공핍 (Fully depledted) 하기 때문에 전자가 source-gate-drain을 거쳐 이동할 때 발생하는 parasitic capacitance, 기생캐패시턴스를 낮추고 누설전류도 크게 감소시킵니다. 여러 기업과 연구 컨소시엄에서 SOI 공정에 대한 방법론을 제안했지만 FD-SOI 완전 공핍형은 ST마이크로의 기술입니다.
채널층 아래 절연 산화막이 위치하며 이를 통해 전자가 채널층을 빠져나오는 것을 막습니다. 이는 누설전류를 크게 감소시킨다는 의미입니다.
FD-SOI 공정을 적용한 제품은 기존 평면 반도체 대비 동작 전압이 낮아 에너지 효율성도 높습니다. 게이트 뿐 아니라 실리콘 기판을 통해 소자 동작을 제어할 수 있는 점도 특징입니다. 그리고 전자가 흐르는 채널 영역에 도핑을 하지 않아도 됩니다. FD-SOI 공정을 도입하면 이에 맞춰진 전용 실리콘 웨이퍼를 사용해야만 합니다. 프랑스 소이텍이 FD-SOI용 실리콘 웨이퍼를 공급하고 있습니다. SOI 전용 웨이퍼는 가격이 상대적으로 비싸지만 채널 영역에 도핑과 같은 과정이 빠지게 되면서 전체적으로는 생산 공정의 수를 15% 줄일 수 있어 전체적으로 경제적이라는 것입니다.
기존 공정 장비를 그대로 사용할 수 있어 추가적인 대규모 투가자 병행되지 않아도 되며, FD-SOI 공정으로 생산된 칩은 일반 Bulk CMOS 공정 칩 대비 성능은 30%, 전력효율성은 2배나 높다고 발표했습니다.

■ 칩당 원가가 월등이 낮다.

28나노 FD-SOI 공정으로 생산한 칩의 원가는 기존 28나노 벌크형 하이케이메탈게이트 (HKMG) COMS 공정 대비 7.5-15.4%나 저렴하다고 합니다. 칩 면적이 넓을수록, 그리고 고성능으로 갈수록 원가 절감 효과가 더욱 큰 것으로 나타났습니다. 이 결과는 20나노 ,14나노에서도 동일하게 적용됩니다.
FD-SOI의 이러한 장점들을 인지한 세계 반도체 파운드리 업체들은 FD-SOI 공정 진영에 합류했습니다. FD-SOI 진화의 방향은 두 가지입니다. 우선 고성능 칩 양산을 위해 14나노 및 10나노 회로 선폭을 축소해나가는 것. 그리고 저전력, 고성능을 무기로 다양한 공정 개발을 통해 사물인터넷과 같은 시스템반도체 시장을 장악하겠다는 것입니다.

정확히 2015년 3월 기사인데도.. 재밌네요ㅎ 이때는 FD-SOI를 적용하여 28나노, 20나노 14나노 Tech node를 이야기하는데 현재는 7nm, 5nm, 2nm 정말 반도체 기술 발전을 체감하게 되네요..
반도체 소자 카테고리에서 5nm 이하 GAAFET 도입에 대한 내용도 다루도록 하겠습니다.
오늘 하루도 고생 하셨습니다. 충성!

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