2D DRAM과 3D DRAM은 1Tr. + 1Cap. 즉 Memory Cell의 모양에서 큰 차이가 있습니다. 기존에는 Plat한 Si Wafer 위에 전류를 제어하기 위한 Tr.을 배치하고, 이 전하의 저장 유무에 따라 Data를 나타내는 Capacitor가 위치했습니다. 3D DRAM의 경우 Transisto와 Capacitor를 가로로 눕혀서, 수직으로 적층시킨 구조입니다. 이러한 구조를 채택하면, EUV와 같은 초미세 공정을 활용하지 않아도 된다는 강점이 있습니다. 또한 Memory Cell 사이 공간이 여유롭기 떄문에, 인접 Cell 간 간섭도 최소화 시킬 수 있습니다. 2D DRAM의 최대 용량은 32GB으로, 수직 적층 구조의 3D DRAM을 40층 정도 쌓는다고 했을 떄, 약 48GB 정도의 용량을 확보할 수 있죠. 2D DRAM과 3D DRAM 구조 차이, 출처 : AMAT
[질문 2] 구조적인 차이를 조금 더 상세하게 설명해주실 수 있을까요
기존 메모리에서는 Bit Line과 Word Line을 모두 수평으로 배치했습니다. 3D DRAM에서는 Bit Line을 수직으로 배치시키고, Word Line은 수평으로 배치시키는 구조를 가집니다. Bit Line을 수직으로 놓을 경우, Memory에 저장된 Data (0 or 1)을 정확하게 판별할 수 있어, Sensing Margin을 확보할 수 있습니다. Word Line과 연결된 Transistor의 구조는 기존 Planar MOSFET과 달리, Double Gate 구조를 취하고 있습니다. Channel을 감싸는 Gate의 면적이 증가할수록, Field Effect를 향상시킬 수 있고 이는 SCE에 강한 면역성을 갖게 됩니다.
[질문 3] Capacitor 구조는 어떤 차이가 있나요.
기존 DRAM의 경우, 더 많은 전하를 저장하기 위해, 그리고 더 많은 Memory Cell을 만들기 위해 집적도를 높이고 Capacitor는 점점 더 High AR의 Profile을 가지게 되었습니다. 기존 DRAM의 한계는 바로 Capacitor라고 해도 과언이 아니죠. 반면, 3D DRAM의 Capacitor의 경우, 짧고 뭉툭한 구조를 가집니다. 이는 기존 DRAM 대비 Capacitor 면적이 작아도 된다는 것을 의미합니다. 3D DRAM은 특성 상 Bit Line 하나 당 관리해야 하는 Cell 수가 기존 DRAM 대비 1/10 수준이기 떄문이죠. 따라서, 각 Capacitor에 저장된 전하량이 작아지더라도, 충분한 Sensing Margin을 확보할 수 있다는 의미입니다.
[질문 4] 주변회로 (Peri.) 구조는 어떤 차이가 있나요.
DRAM Cell을 구동하는 Peri. 회로 또한 기존 DRAM과 큰 차이가 있습니다. 바로 DRAM Cell 아래에 배치시키는 것입니다. 이 기술은 실제 3D NAND Flash에서 Peri. Under Cell (PUC) or Cell on Peri. (COP) 기술과 같은 원리입니다. 3D NAND Flash 공정에서 이미 충분한 공정 노하우와 기술력을 갖추었고 이를 3D DRAM에 적용한 셈이죠. 이렇게 Peri.를 별도로 아래에 두게 될 경우, Net Die가 증가되어 가격 경쟁력을 갖출 수 있고 Memory Cell과 Peri. 회로가 가까워 Signal 전달이 빨라진다는 장점을 가지게 됩니다.
[질문 5] 어떻게 주변회로와 Memory Cell을 만드는 지 알고 계신가요.
네 답변드리겠습니다. PUC or COP 기술을 구현하는 방법은 바로, 하이브리드 본딩이라는 패키징 기술이 사용됩니다. Memory Cell 과 Peri. 회로를 별도로 제작한 뒤에 하이브리드 본딩 패키징 기술로 이 두 영역을 결합하는 방식이죠. 이는 중국의 NAND Flash 회사인 YMTC 사의 Xtacking NAND 결합 기술과 유사합니다. 다만, 하이브리드 본딩을 연결하기 위한 Cell 구동 회로 배선을 만드는 것은 HBM에서 쓰인 TSV 기술처럼 정교한 공정 기술이 요구됩니다.
[질문 6] 현재 3D DRAM의 기술 성숙도는 어느 정도 되는지 알고계신가요.
SK하이닉스에서 3D DRAM 수율은 56.1% 수준이라고 보고된 바 있습니다. 보통 제품이 양산되기 위해서는 최소 60~70% 수준이 되어야 하기에 양산에 이르기까지 아직은 기술적인 숙련도가 요구되는 상황입니다. 3D DRAM이 상용화 되기 위해서는 약 40단 까지는 적층시켜야 하는데, 현재 56.1% 수준의 수율이 나온 3D DRAM의 적층 수는 5단 적층 수준입니다. 아직은 5단 수준에서 낮은 수율이지만, 두 개의 Wafer를 하이브리드 본딩하여 정상적인 Function을 구현했다는 것 자체로도 큰 의미가 있습니다. 차세대 3D DRAM 메모리 소자의 혁신이라고 할 수 있죠. SK하이닉스에서 발표한 Yield Wafer Map을 보면, Edge 불량이 다발한 것으로 확인했습니다. 이는 Function을 구현하는 전기적 특성은 어느정도 확보가 된 상태이며, PFA를 통한 공정 개선을 통해 수율 향상에 대한 가능성을 보았던 의미있는 결과입니다.
[질문 7] 요즘 Advanced Packaging 기술의 중요성에 대해서 말씀해주세요.
말씀하신대로, 점점 더 Advanced Packaging 기술에 대한 요구사항이 증가하고 있습니다. 3D DRAM에서 앞서 말씀드린 바와 같이 Advanced Packaging 기술력이 곧 업계의 경쟁력 지표로 얼라인될 정도로 기술의 중요도는 이루 말할 수 없습니다. 하이닉스에서 발표한 연구 결과를 보면, 하이브리드 본딩으로 결합한 배선들의 저항 값의 Variation이 매우 작은 수준임을 논문을 통해 확인할 수 있었습니다. 타 업계에서 역시 하이브리드 본딩에 대한 기술력 확보에 많은 노력을 기울이고 있는 것으로 알고 있는데, 전기적 특성을 확보하는 데 있어서 고도의 기술력이 요구된다고 알고 있습니다.
[질문 8] 3D DRAM의 Device 특성은 어느 정도 수준이죠.
Transistor 특성 또한 매우 중요합니다. SS(Subthreshold Swing)은 얼마나 Ideal한 MOSFET 특성과 가까운지를 판단하는 지표가 됩니다. 이는 Leakage Current는 작고, Current Performance가 클수록 log(Ids)-Vgs Curve의 Slope이 Steep 해집니다. 즉, Switching 속도가 빠르고, Switching 시 소모되는 전력을 최소화 할 수 있다는 것이죠. 최근 연구 결과에서 2D DRAM의 SS값은 84mV/dec, 3D DRAM의 SS 값은 63mV/dec으로 Field Effect 소자의 SS 값의 물리적 한계가 60mV/dec임을 감안했을 때, 엄청난 특성 결과라 할 수 있습니다. 이는 공정 기술의 진보도 중요하지만, Gate 구조를 Planar 구조에서 Double Gate 구조를 채택한 것에 대한 영향이 큰 것으로 사료됩니다.
[질문 9] Dual Gate 소자이 Challenge는 무엇일까요.
Dual Gate MOSFET 구조 뿐만 아니라, 기존의 SOI 소자에서도 동일한 Side Effect이 있는데요, 그건 바로 Floating Body Effect 입니다. Channel을 Gate가 감싸다 보니, 별도 Body 단자를 형성할 수가 없습니다. 3D DRAM의 Tr. 구조에서 Hole이 빠져나가지 못하고, Floating 될 경우 Capacitor 내 저장된 전자를 의도치 않게 끌어당기게 되고 이는 치명적인 누설전류와 Data Error를 유발하게 됩니다. 물론, 기존 DRAM에서도 Refresh를 통해 누설전류로 인한 Capacitor의 Data Error를 개선하기 위해 Refresh를 진행하지만 Refresh 시 Word Line이 동작할 수 없기 떄문에, Word Line에 걸려있는 나머지 Cell 들의 Job마저 일시적으로 멈추면서 시간 공백이 발생하게 됩니다.
[질문 10] Floating Body Effect이 생기는 물리적인 메커니즘에 대해서 설명해주세요.
음.. 모두 아시다시피 BJT 소자는 3단자, MOSFET 소자는 4단자임을 알고 계실 것입니다. Gate가 Off인 상태에서 Drain 혹은 Collector에 Bias가 인가된 Standby 상태라고 가정했을 때, Drain, Collector에 인가된 바이어스로 인해 E-field가 형성되고 전자의 가속으로 인해 Impact Ionization이 일어나게 됩니다. 이때, Electron Hole Pair (EHP)가 형성되죠. 이때, 전자는 Drain or Collector로 빠져나가게 됩니다. Hole의 경우, BJT는 Base로 빠져나가기 때문에 3단자 소자 구조를 가지게 되고, MOSFET의 경우 Gate Oxide로 Blocking 되어 있기에, Body Tap이 필수적입니다. 그래서 MOSFET은 4단자 구조를 가지는 것입니다. 그런데, 3D DRAM의 Tr.이 Double Gate구조를 가지게 되면, Body 단자가 존재하지 않기 떄문에, Impact Ionization에 의해 형성된 Hole이 빠져나갈 수가 없게 되고, 이는 Body 내 Floating 되게 됩니다. Body에 Floating 될 경우, Source Edge나 전위가 낮은 영역에 Hole 축적되어 Space Charge를 형성하게 되고 이는 Vth를 낮추거나 3D DRAM의 경우 Capacitor에 저장된 전자를 끌어당겨, Data Error를 일으키게 되는 것입니다.
[질문 11] 개선 방법에 대해서 알고 있나요.
3D DRAM에서 Floating Body Effect을 개선하기 위해 어떤 방법을 채택하고 있는지는 모르지만, 일반적으로 Floating Body Effect를 개선하기 위해서는 Channel이 형성될 Si Body 두께를 줄임으로써 Fully-Depletion 형태로 만들어줄 경우, Hole이 축적될 중성영역이 제거가 되면서 Floating Body Effect를 개선할 수 있습니다.
