[질문 1] Back-Side Power Delivery Network, BSPDN 기술에 대해서 설명해주세요.
Back-Side Power Delivery Network (BSPDN)은 의미 그대로, 반도체 Chip의 후면에서 전력을 공급하는 기술입니다. 기존 반도체 공정기술은 Chip 상단에서 Power가 공급되었으나, 점점 더 고집적화 되면서 전력 공급과 연 관리에 대한 요구사항이 증가하면서 BSPDN이 획기적인 공정기술로 제안되었습니다. BSPDN은 Chip의 에너지 효율성을 높이고, 발열 감소, IR Drop 개선 등으로 기존 FSPDN (Front-Side Power Delivery Network) 대비 미세공정에 있어 훨씬 더 효율적인 전력 전달을 최적화 할 수 있습니다.
[질문 2] FSPDN과 BSPDN의 차이점에 대해서 설명해주세요.
FSPDN은 Chip 전면에 Power rail을 구성하는 반면, BSPDN은 후면 하단에 Power rail을 구성합니다. BSPDN의 경우 Chip 내 Signal line 비중이 큰 Logic 부와 Power Delivery 블록이 물리적으로 분리된 구조를 가집니다. 이러한 구조의 장점은 Power 공급 Chip의 Metal Routing을 최적화 할 수 있으며, 열관리 능력 또한 우수하여 전력 효율성을 FSPDN 대비 30% 개선 시킬 수 있다고 보고된 것으로 알고 있습니다. BSPDN은 특히 3D Monolithic과 같은 3D Stacking Integration 집적 기술에 있어서 직접적이고 더 짧은 Interconnection으로 IC 성능을 크게 향상시킬 수 있습니다.
[질문 3] FEOL 과 BEOL을 구분하는 기준이 무엇인가요.
FEOL (Front-end of Line)은 Switching 기능을 하는 Transistor 소자 자체를 만드는 일련의 과정입니다. BEOL (Back-end of Line)은 Front 단에서 만들어진 Device에 대해서 Signal Line과 Power Line을 연결하는 과정입니다.
[질문 4] BEOL 공정에서 발생할 수 있는 주요 이슈에 대해서 설명해주세요.
보통 Metal 공정에서 Signal Line과 Power Line을 형성해줍니다. 소자에 Power가 공급될 때, Metal Line은 기생 인덕턴스, 저항 성분을 가지고 있습니다. 이러한 저항 성분을 거치면서 전압 강하인 IR Drop이 발생할 수 있습니다. 따라서 Metal Line은 항상 두껍게 설계합니다. 하지만, 점점 더 집적도가 높아지고, 공정이 미세해짐에 따라 Signal Line과 Power Line이 복잡한 구성을 가지게 되고, 이로 인해 Power Line으로 전달되는 전력전달이 Signal 왜곡을 일으킬 수 있습니다. (통신병과 딴딴은 고전압 케이블 위로 통신선을 놓아서 혼난 적이 있음).
이렇게 전력전달이 Signal Line에 영향을 주는 것을 막기 위해서 두꺼운 Metal Power Line을 Back-Side에 배치시켜 Signal Line과 Power Line을 물리적으로 구분하는 BSPN 공정 기술이 도입되었습니다. 그 결과 Signal Line을 더욱 조밀하게 설계할 수 있으며, 성능과 비용 측면에서 경쟁력이 있다고 생각합니다.
[질문 5] BSPN 기술의 허들은 무엇이라고 생각하세요.
넵. 말씀드리겠습니다. 이는 경험적인 측면이라 생각합니다. 아직까지 파운드리 기업들은 Front-end에서 금속공정을 진행한 경험치가 낮다는 것입니다. 금속은 반도체 공정에서 정말 까다로운 물질입니다. 그 이유는 바로 오염과 관련이 있습니다. 금속 오염은 쉽게 계측을 통해 발견하기 어렵고, 발견한다 하더라도 오염에 대한 Attack 구간을 빠르게 찾아 조치하기가 매우 어렵습니다. 기존의 BEOL 공정에서 Power Line과 Signal Line을 동시에 구성하는 기존 공정 방식과 달리, BSPN은 Power Line과 Signal Line을 별도 공정을 진행해야 하기 때문에, BEOL 공정 난이도가 높아지는 점 그리고 무수히 많은 Etching Step으로 Silicon 낭비 및 많아진 Metal Layer들로 인해 Hard성 Fail 기인 Yield Loss도 무시할 수 없습니다.
[질문 6] 이건 기본적인 질문일 수 있는데요. 전력이 무엇인지 말씀해주시겠어요.
전력은 일을 하는 척도를 나타냅니다. 반도체에서 전력은 IC가 특정 Function을 정상적으로 동작하게 만드는 에너지로, 전류와 전압의 곱(P = V × I)로 나타낼 수 있습니다. 전압은 전자가 Power 혹은 Signal Line을 흐를 수 있도록 하는 힘으로, 물이 파이프를 통과하는 압력과도 같습니다. 파이프를 열었을 때, 압력이 없어서 물이 나오지 않는 것 처럼, 전압이 너무 낮으면 Transistor에 전류가 제대로 흐르지 않게 됩니다. Gate 전압의 1% 감소는 Chip의 동작 주파수의 1% 감소를 초래하고, 최악의 경우 전압이 부족하게 되면 Signal 간 Timming Error가 발생하여 Chip은 정상적인 Function을 구동할 수 없게 됩니다.
[질문 7] 그러면 전압이 안 낮아지게 높은 전압을 사용하면 되나요.
(뭐래..?) Spec. 이상의 높은 전압을 사용하게 되면 Chip은 많은 전력을 사용하게 됩니다. 스위칭 회로에서 전력소비는 전압의 제곱에 비례합니다. 이 말은 전압이 높을수록 더 많은 전력이 소모된다는 것입니다. 또한 전압은 Chip의 신뢰성과도 직결됩니다. 전압이 높을 경우, Gate Oxide에 강한 전기장으로 인해 절연 파괴가 일어날 수 있기에, 반드시 Spec.에 맞는 전압이 적절하게 공급되어야 합니다. 특히, SoC (Silicon on Chip)과 같이 Chip 내부에 여러 Power Domain이 요구되는 IC에서는 각각의 요구되는 Spec.에 맞는 전력을 안정적이고! 효율적이며! 신뢰성 있게! 공급해야 합니다.
[질문 8] Power Delivery Network, PDN에 대해서 간략하게 설명해주세요.
Power Delivery Network (PDN)은 전압공급, Interconnect, 전압 제어 모듈, Decoupling Capacitor를 한 데 묶어 PDN이라고 합니다. 전압제어 모듈에 대해서 설명하자면, IC 내 서로 다른 Spec.의 Power Domain이 있다고 가정하겠습니다. 전압 제어 모듈은 각각의 Power Domain에 필요한 만큼의 전압을 올리고, 내리고 하여 전달합니다. 전압 제어 모듈은 Power 관리에 유용하지만, 빠른 Switching 특성을 가지지는 못 합니다. 특히 Power Domain이 고전압일수록 고전압 소자에 대한 낮은 On 저항과 높은 BV를 요구하는 이유도 빠른 Switching 특성이 요구되기 때문입니다. Switching 특성이 우수하지 못할 경우, 전력 Network가 매끄럽지 않기에 Decoupling Capacitor가 적용됩니다. 전류가 Metal Line을 흐르게 될 경우, 유도자기장이 형성됩니다. 즉, 전원을 On/Off 할 경우, 전류의 변화에 기인한 유도자기장 형성으로 예기치 않은 변화를 초래합니다. 이때, 발생한 과잉의 전하는 Decoupling Capacitor에 저장되어 전원이 On/Off 될 때, 전력을 매끄럽게 만들 수 있습니다. 이러한 모든 과정들을 일컫는 말이 바로 Power Delivery Network라고 할 수 있습니다.
[질문 9] 결국은 저항이 문제이군요. 미세화가 되면서 배선 저항에 대한 Challenge를 설명해주세요.
현재 우리는 5nm node (FinFET)를 넘어서 3nm, 2nm GAA Architecture까지 미세공정의 혁신을 만들어내고 있습니다. 저항은 반도체 산업 시작부터 현재 초미세 공정까지도 항상 다루어오던 문제입니다. 초기 배선 물질은 Al은 공정 미세화 대응을 위해 Cu로 전환됐습니다. 현재, 5nm node 이하를 넘어서면서 배선의 또 다시 저항 무넺가 발생했습니다. Cu는 가장 낮은 Bulk 저항을 가지는 금속이지만, Cu 배선을 통해 이동하는 전자는 운동 방향이 굴절되거나, 산란될 가능성이 큽니다. 이를 '전자 평균 자유 경로'라고 말합니다. 따라서 20nm에서 Cu 배선에서 전자는 산란이 일어나면서 다른 물질의 Metal Line보다 높은 저항을 가지게 됩니다. 뿐만 아니라, Cu는 Si을 부식시키기 때문에, 이를 방지하기 위해 Diffusion Barrier 층이 반드시 필요합니다. Cu의 치명적인 약점은 이 Barrier Metal (TaN or TiN)의 저항이 매우 높고 Scaling이 어렵다는 것입니다. 따라서, Power Delivery Network를 강화하기 위해 Power Line과 Signal Line 간 발생하는 Noise와 같은 간섭을 최소화 하기 위한 Challenge가 요구됩니다.
[질문 10] 이러한 Challenge의 Solution이 BSPDN 기술이라고 말하고 싶은 거겠죠?
네 맞습니다. 우리는 반도체를 설계할 때, Fab에서 제공하는 FinFET 같은 Logic Tr.로 구성된 Standard Cell을 이용하여 IC를 설계합니다. Power Rail은 Standard Cell 내 인접한 Tr. Row 방향으로 전력을 공급하는 가장 낮은 수준의 Metal Interconnect를 의미합니다. Standard Cell은 우리가 Track이라 부르는 단위로 Cell Height를 정의합니다. 일반저긍로 3nm node에서는 6-Track (6T) Height를 제공하지만, 앞서 말씀드렸던 저항 이슈로 인해, 더 이상 Minimum Metal Pitch (MMP) Shrink가 어려워면서 Cell 상하부에는 Power Rail(GND Rail) 2-Track이 Power Rail로 사용됩니다. 따라서, Power Rail 사이에 있는 Standard Cell 은 좁아지고, Power Rail과의 Space도 좁아졌기에 Signal Noise를 야기하게 되는 것입니다. 이러한 한계를 극복할 수 있는 방법으로 고안된 기술이 BSPDN입니다.
[질문 11] BSPDN 기술에서는 Cu가 아닌 어떤 금속 물질이 사용되죠?
BSPDN 기술에서 사용되는 배선물질은 텅스텐이나 루테늄 금속입니다. 그 이유에 대해서는 BSPDN 공정 과정을 기반으로 설명드리겠습니다. BSPDN은 Power Rail을 Si 하부에 형성해주는 기술입니다. 이 방법은 STI를 형성하고, ALD를 통해 Trench 안을 Rail용 금속으로 채워 넣습니다. 앞서 설명드렸다시피 FEOL(Front-end of Line)에서 우리는 Transistor를 만들어 줍니다. Buried Power Rail은 Transistor 하부에 형성되기에 마찬가지로 FEOL 단계에서 형성됩니다. Front의 모든 과정을 거치면서 Heat Budget이 쌓이게 되고, 이 단계에서 Cu 배선은 열저항성이 낮아 이 과정에서 신뢰성의 이슈가 발생합니다. 따라서 열저항성이 높은 텅스텐이나 루테늄 금속이 BSPDN 기술의 배선 물질 후보로 연구가 많이 이루어지고 있습니다. 뿐만 아니라, 20nm 선폭에서 W과 Ru, Co 금속은 Cu 대비 낮은 저항을 갖습니다. 이는 앞서 설명드렸다시피 배선 내 전자의 산란과 관련있습니다. 텅스텐은 안정적인 Power Network를 형성할 수 있고, Ru의 경우 Barrier Metal이 필요 없다는 점에서 강점을 가집니다.
[질문 12] 잠시만요. 제가 좀 용어 정의에 혼선이 있는데요. Buried Metal Rail과 BSPDN 용어를 좀 구분해주세요.
Buried Metal Rail은 단순히 Power Rail을 Trench를 이용하여 매립형 Power Rail을 형성하는 것입니다. Buried Metal Rail을 사용하더라도, 여전히 10~20개 Layer를 지나 Transistor로 전달되어야 합니다. 즉, 그 거리로 인해 여전히 금속 저항이 큰 상황인 것이죠 BSPDN은 Power와 관련 된 모든 Interconnect Layer를 Si Tr. 하부에 형성하고, Power Rail과 Network를 형성하기 위해 Nano VIA를 형성해줍니다. 즉, Buried Metal Rail과 TSV(Through-Silicon Vias)를 통해 Nano VIA를 형성하여 Singal Line과 구분된 Power Rail을 Tr. 하부에 Power Delivery Network를 형성한 것이 바로 BSPDN입니다.
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