딴딴's 반도체사관학교

보호되어 있는 글입니다.

HDP (High-Density Plasma) CVD는 Void 없는 Gap Fill을 위해 설계된 CVD 방식이죠.일반 PECVD가 일방적으로 박막을 증착하는 것과 달리, HDP는 증착과 동시에 Ar 스퍼터링으로 입구의 Overhang을 제거하면서 Gap Fill하는 방식이죠.[기초 8-1] HDP CVD에서 Dep.과 Sputtering을 동시에 진행하는 이유가 무엇이죠.CVD 공정에서 High Aspect Ratio (HAR) 패턴 구조일수록 Overhang 형성으로 인한 Void 이슈가 발생합니다. Low Sticky Coefficient인 TEOS 기반 PECVD로도 극복하기 어려울만큼 Aspect Ratio가 높아진 패턴에서 이 문제가 훨씬 심각해집니다.HDP CVD는 증착과 동시에 Ar 스퍼..

반도체 제조공정에서 진공은 정말 중요하죠.진공은 대부분의 공정에서 적용되나 특히 증착 공정에서 진공을 다루는 이유는 그 만큼 공정 압력 관리가 박막 형성에 주요한 영향을 미치기에 필수적이기 때문이죠.오랜만에 Pump에 대해서 다시 공부를 하게 되네요. :)[기초 6-1] 반도체 Fab 공정에서 진공이 반드시 필요한 이유에 대해서 설명해주세요.반도체 공정에서 진공이 반드시 필요한 이유는 바로 오염 제어 때문입니다. 반도체 소자의 도핑 수준은 ppm(parts per million)단위로, 이는 Si 원자 100만 개 중 불순물 원자가 1개 수준이라는 의미입니다. 이렇게 극도로 미량의 불순물도 소자의 전기적 특성에 영향을 주기 때문에, 대기 중의 산소나 수분, 유기물, 이온 등이 챔버 내로 유입되면 의도치 ..

이번 게시글 내용은 실제 PT 문제로 자주 제출되었던 내용인데요.공정기술 직무를 희망하신다면 꼭 한 번 정독하시는 것을 권해드립니다.[기출 6-1] RF Generator의 기능과 Reflect Power를 최소화 해야 하는 이유를 설명해주세요.CVD 챔버에서 Plasma를 안정적으로 발생시키려면 안정된 RF 전력이 필요합니다. RF Generator는 챔버 내 플라즈마를 점화하는 데 필요한 RF Power를 생성하고 공급하는 장치입니다. 그런데, RF Generator에서 출력된 RF Power가 챔버로 온전히 전달되려면 Generator의 임피던스와 챔버의 임피던스가 일치해야 합니다. 만일 임피던스가 맞지 않게 되면 RF Power 일부가 챔버에 흡수되지 못하고 Generator 쪽으로 반사되어 돌아..

오늘 다룰 내용은 CVD 장비의 구성과 관리 Factor에 대해서 다루어볼 예정입니다.CVD는 단순히 박막 증착만을 위한 장비가 아닙니다. Wafer를 오염없이 Transfer하고, 정해진 두께와 균일도로 박막을 증착하고, 증착결과를 수치로 검증하는 전체적인 시스템으로 봐야죠.각 관리 인자을 의미를 이해하면 증착공정 엔지니어로서 장비 운용과 공정 이슈 해결의 기초를 다질 수 있을 것입니다. [기초 4-1] FOUP에서 CVD 챔버까지 Wafer의 이동 경로를 순차적으로 설명해주세요.300mm(12") Wafer를 처리하기 위한 CVD 장비에서 Wafer의 이동 경로에 대해서 설명드리겠습니다. Wafer를 보관한 FOUP이 Load Port에 배치되면, Front Robot이 FOUP에서 Wafer를 꺼내..

공정 미세화가 되면서 Low-k Dielectric 소재의 중요성이 점점 더 커지고 있습니다.한 번 같이 다루어봅시다.[기초 4-1] RC Delay의 발생 원인과 RC Delay를 개선하기 위한 방법에 대해서 설명해주세요.RC Delay는 금속 배선의 저항과 배선 사이 절연막이 만드는 Parasitic Capacitance로 인해 발생하는 신호 지연 현상입니다. RC 값이 클수록 신호가 늦게 전달되어 소자의 동작 속도가 저하되어 IC의 Function 불량이 발생하게 됩니다. Metal 배선의 Pitch가 점점 더 미세해지고 층간 절연막의 두께가 얇아지면서 Parasitic Capacitance이 점점 더 커지게 되는데, 배선 간 층간 절연막을 Low-k Dielectric을 적용함으로써 RC Dela..

이번 장에는 Gap Fill과 Hard Mask - Void 발생 원리에 대해서 다루어보도록 하겠습니다.[복습 3-1] 반도체 공정에서 Gap Fill의 정의와 Void 발생 메커니즘을 설명해주세요.Gap Fill은 배선과 배선 사이, 또는 Trench 구조 내부를 절연막으로 빈틈없이 채우는 공정 능력입니다. Void가 발생하는 근본 원인은 박막 증착 시 상부 방향과 측면 방향에서의 증착 속도의 차이가 발생하면서 생성됩니다. Pattern의 입구 상단 Edge 부분은 반응 Gas가 많이 도달하면서 빠르게 두꺼워지고, Sidewall과 Bottom은 상대적으로 반응 Gas의 도달 속도가 느리기에 증착속도 역시 낮습니다. 이 속도 차이로 입구에 Overhang이 형성되어 Pattern의 입구가 점점 좁아지다..

CMP 공정에서 '언제 연마를 멈추는가'는 수율에 직결되는 가장 중요한 결정사항이죠.너무 일찍 머무면 제거해야 할 막이 남고, 너무 늦게 멈추면 하부막을 과도하게 연마해버리기 때문에 소자 특성을 열화시킵니다. 이렇게 CMP 공정의 종착점을 실시간으로 감지하는 기술이 바로 EPD 기술이죠.[심화 1-1] CMP 공정에서 EPD 기술이 반드시 필요한 이유는 무엇인가요?CMP 공정에서 EPD 기술이 필요한 핵심 이유는 Wafer 마다 증착된 막질의 두께가 정확히 같지 않기 때문입니다. 증착 공정의 산포로 인해 Wafer마다 막 두께의 변동이 존재하고, 단순히 연마 시간을 고정해서 공정을 진행하게 되면 막질이 남아 있거나 혹은 과연마로 인해 소자 특성의 열화를 초래합니다. 또한, 같은 Wafer 안에서도 Pat..

[심화 9-1] CMP 공정에서 Dishing과 Erosion의 발생 조건은 어떻게 다른지 알고 있나요.Dishing과 Erosion 모두 Over Polishing 기인 불량 유형이지만, 발생하는 Pattern 조건에서 차이가 있습니다. Dishing의 경우 Iso. Pattern (넓은 Pattern) 영역에서 발생합니다. 예를 들어, Cu 배선 공정 과정에서 CMP 공정을 진행할 경우, Pad가 Cu 위를 눌러 Cu와 Pad 사이에 국소적으로 높은 압력이 발생합니다. 단단한 주변 SiO2 대비 연마속도가 더 빨라지기 때문에, Over-Polishing이 진행되고, 절연막 대비 Cu가 더 많이 연마 되면서 막질이 움푹 파이는 Dishing 현상이 발생합니다. 그로 인해 Cu 배선의 두께가 감소 기인 ..

CVD 박막의 품질은 몇 가지 핵심 물성으로 결정됩니다.그 중에서도 굴절률(RI), Step Coverage, Film Stress는 절연막의 광학적, 기계적 특성을 각각 대표하는 지표라고 할 수 있죠. 이 3가지를 CVD 공정에서 어떤 Parameter를 왜 관리 해야 하는지 한 번 이해해봅시다.[기초 2-1] 굴절률이 무엇이고, 왜 CVD 공정 박막에서 이 굴절률 특성이 중요한 지 알고 있나요?굴절률(Refractive Index)이 CVD 박막에서 중요한 이유는 막질의 밀도와 조성을 반영하기 때문입니다. 타겟팅 한 화학 조성이 실제로 구현됐는지 간접적으로 확인할 수 있는 지표가 됩니다. 굴절률이 타겟값에서 벗어나게 되면 박막의 절연 특성이나 Etch 속도가 달라지게 됩니다. 또한, ARC(Anti-..