CVD 박막의 품질은 몇 가지 핵심 물성으로 결정됩니다. 그 중에서도 굴절률(RI), Step Coverage, Film Stress는 절연막의 광학적, 기계적 특성을 각각 대표하는 지표라고 할 수 있죠. 이 3가지를 CVD 공정에서 어떤 Parameter를 왜 관리 해야 하는지 한 번 이해해봅시다.
[기초 2-1] 굴절률이 무엇이고, 왜 CVD 공정 박막에서 이 굴절률 특성이 중요한 지 알고 있나요?
굴절률(Refractive Index)이 CVD 박막에서 중요한 이유는 막질의 밀도와 조성을 반영하기 때문입니다. 타겟팅 한 화학 조성이 실제로 구현됐는지 간접적으로 확인할 수 있는 지표가 됩니다. 굴절률이 타겟값에서 벗어나게 되면 박막의 절연 특성이나 Etch 속도가 달라지게 됩니다. 또한, ARC(Anti-reflection Coating) 공정에서는 막질의 굴절률이 빛의 반사 억제 조건과 직결되기 때문에 CVD 막질의 굴절률은 막질이 정상적으로 형성됐는지에 대 한 지표가 되겠습니다.
[딴사관 T.M.I.] 굴절률 (RI, Refraction Index) 굴절률은 해당 물질 안으로 빛이 입사할 때, 물질 내에서 빛의 속도가 줄어드는 비율이죠. 보통 ' n = c / v '로 정의되며, c는 진공에서의 빛의 속도, v는 해당 매질에서의 빛의 속도입니다. 현업에서 RI를 측정할 때 파장은 일반적으로 633nm를 기준으로 측정한답니다.
공정기술 증착 공정을 타겟팅하고 계신다면, 주요 막질의 R.I. 수치정도는 암기해주세요! (SiO2 : 1.46@파장=633nm, Si3N4 : ~2.0@파장=633nm) ★박막의 굴절률은 입사 파장에 따라 달라지기 때문에 굴절률 수치만 암기하는 것은 큰 의미가 없습니다!
굴절률은 박막 내의 원자 결합 밀도와 직접적인 연관이 있습니다. 동일한 SiO2 막질이라도 증착 조건에 따라 결합 구조가 달라진다면 굴절률도 달라집니다. 일반적으로 굴절률이 열산화막 (Thermal Oxide)의 기준값 (SiO2 :1.46@633nm)에서 크게 벗아났다면, 해당 박막의 밀도가 낮거나 불순물이 많다는 시그널입니다.
[기초 2-2] Step Coverage에 대해서 설명하고, 왜 CVD 공정에서 핵심인지 설명해주세요.
Step Coverage는 단차가 있는 패턴에서 박막이 증착될 때, 평탄한 상부와 단차 측면 및 바닥에 증착된 두께의 비율을 의미합니다. 그래서 Side Step Coverage와 Bottom Step Coverage로 관리합니다. CVD에서 Step Coverage가 핵심 지표인 이유는 반도체 패틴이 점점 미세해지면서 Aspect Ratio가 높아지기 때문에 Step Coverage가 불량하면 측면이나 바닥에 박막이 충분히 쌓이지 않거나, 입구에 Overhang이 발생하여 내부가 비어 있는 Void가 형성됩니다. 이 Void는 후속 공정에서 불량의 원인이 될 수 있습니다.
[딴사관 T.M.I.] Step Coverage 특정 Topology의 단차가 있는 패턴 구조에서 상부 두께를 a, 측면 두께를 b, 측면 상단 두께를 c, 바닥 두꼐를 d로 정의해봅시다. (별도 이미지 첨부 안하오니... 이 정도는 머릿속에서 상상하실 수 있겠죠!?)
① 측면 Step Coverage : b / a ② 바닥 Step Coverage : d / a ③ Conformity = b / c (측면 균일성) ④ Overhang = (c - b) / b (입구가 얼마나 좁아지는 지) ⑤ Aspect Ratio = h / w (깊이/폭, 패턴의 깊이 대비 폭 비율)
[꼬리 2-2-1] Overhang과 Void 발생의 관계를 설명해보시죠.
Overhang은 패턴의 입구 부분의 박막 두께가 측면보다 두껍게 쌓이는 현상으로 증착 초기에 패턴 입구 상부 모서리 쪽은 가스가 많이 도달하는 반면에, 측면과 바닥 쪽은 상대적으로 반응 가스가 적게 도달하게 되면서 증착 속도의 차이가 발생합니다. 이 속도 차이로 인해 입구가 점점 좁아지다가 완전히 막히게 되면 내부에 빈 공간인 Void가 발생하게 됩니다. Aspect Ratio가 클수록, 즉 패턴이 깊고 좁을수록 Overhang이 더 쉽게 발생하게 됩니다. 이를 개선하기 위해서는 압력(Low Pressure)와 온도, 그리고 반응가스 조성을 최적화 하여 Sticking Coefficient를 낮추는 방향으로 공정 조건을 최적화 해야 합니다.
[기초 2-3] 막질의 Stress에 대해서 설명하시고, Stress로 인해 발생할 수 있는 이슈에 대해서 설명하세요.
박막 Stress는 두 막질 간의 Mismatch로 인해 박막 내부에 발생하는 내부 응력을 의미합니다. 내부 응력은 방향에 따라 Compressive Stress와 Tensile Stress로 구분됩니다. Compressive Stress는 박막이 기판보다 팽창하려는 경향이 있을 때 발생하며, Wafer가 아래로 볼록하게 휘어집니다. Tensile Stress는 박막이 기판을 끌어당기는 방향의 응력입니다. 박막이 수축하려는 경향이 있을 때 발생하며, Wafer가 위로 볼록하게 휘어집니다. 과도한 Stress는 박막의 Crack, 박리(Peeling), Wafer의 Warpage를 유발하며 심할 경우 후속공정에서 패턴 Mis-align 불량이나 Chuck에서 이탈되는 이슈가 발생할 수 있습니다.
[꼬리 2-3-1] Warpage를 말씀해주셨는데, Warpage가 왜 중요한 지 설명해주세요.
Warpage란 Wafer가 평탄하지 않고 휘어지는 현상입니다. 3D NAND처럼 수백 층을 적층하는 공정에서는 각 층의 박막 Stress가 누적되면서 심각한 Warpage가 발생하게 됩니다. Warpage가 심하면 Robot Arm이 Wafer를 안정적으로 Transfer하기 어렵고, Heater 위에 평탄하게 안착되지 않아 공정 온도의 균일도가 저하됩니다. 이를 보정하기 위해서 이면에 반대 응력의 막질을 증착하는 Warpage Control 기술이 사용됩니다.
[꼬리 2-3-2] 박막 물성까지도 아주 준비를 잘하셨네요. 그럼 Intrinsic Stress와 Extrinsic Stress를 구분하실 수 있나요.
네 설명드리겠습니다. Intrinsic Stress와 Extrinsic Stress는 박막 Stress의 발생 Mechanism으로 구분됩니다. 먼저, Intrinsic Stress는 박막 형성 초기 핵 (Nucleation) 형성과 성장 과정에서 자연스럽게 발생합니다.온도, 압력, RF Power, Gas 유량 등과 같은 증착 조건에 따라 원자들이 기판 표면에 쌓이는 방식이 달라지고, 이 과정에서 이상적인 결정 구조와 차이가 생기면서 내부 응력이 발생하게 됩니다. PECVD 공정에서는 RF Power나 압력을 조절하면서 Intrinsic Stress를 어느 정도 제어할 수 있는 것도 이 때문입니다. Extrinsic Stress는 기판과 증착된 박막 사이의 열팽창 계수(CTE, Coefficient of Thermal Expansion) 차이로 인해 발생합니다. 증착 온도에서는 두 물질이 같은 크기로 매칭되지만, Cooling 이후에는 실온에서 열팽창계수 차이로 인한 박막의 수축량이 다르기 때문에 응력이 생기게 됩니다.
[딴사관 T.M.I.] 열팽창계수 (CTE, Coefficient of Thermal Expansion)과 박막 Stress 열팽창계수는 물질의 온도 변화 1℃ 당 팽창하거나 수축하는 비율을 나타내는 지표입니다. 열팽창계수의 단위만 봐도 알 수 있죠. (단위 : 10e-6/℃) 주요 박막의 열팽창계수를 살펴보면, Si (3.0), SiO2 (0.5), Si3N4 (2.8), W (4.5), Cu (16), Al (23.2) 입니다. Si 기판 (3.0) 위에 열팽창계수가 더 큰 물질인 Al (23.2)를 고온에서 증착하게 되면, 냉각 시 Al 막질이 Si보다 더 많이 수축하게 됩니다. 그로 인해 Al은 Tensile Stress를 Si 기판은 Compressive Stress를 받게 됩니다. 반대로 Si 보다 열팽창계수가 작은 SiO2 (0.5)를 고온에서 증착한 후 냉각하게 되면 SiO2는 Si 기판 보다 덜 수축하므로 Compressive Stress가 발생하게 됩니다.
[기초 2-4] 증착 공정에서 Step Coverage와 Gap Fill 성능이 왜 Precursor Type에 영향을 받는지 설명하세요.
네. PECVD로 TEOS(Tetraethyl Orthosilicate)와 Silane(SiH4), 서로 다른 Precursor로 증착한 SiO2 막질로 설명드리겠습니다. 동일한 SiO2 막질을 증착한다 하더라도, TEOS와 Silane 어느 Precursor로 증착하느냐에 따라 Step Coverage와 Gap Fill 성능에서 차이가 납니다. 그 원인은 바로 Sticking Coefficient 차이 때문입니다.Sticking Coefficient란 가스 분자가 박막 표면에 도달했을 때 표면에 흡착하여 반응에 참여할 확률을 나타내는 지표입니다. TEOS는 Silane 보다 Sticking Coefficient가 낮습니다. 따라서 표면에 한 번에 붙지 않고, 여러 번 튕겨나가면서 표면을 이동한다는 뜻입니다. 이렇게 여러 번 튕기면서 이동하는 동안 패턴의 측면과 바닥까지 고르게 도달할 기회가 늘어나기 때문에 TEOS는 Silane 대비 Step Coverage가 우수합니다. 반면에 Silane은 Sticking Coefficient가 높아 표면에 도달하는 순간 흡착되기 때문에, 상부에 먼저 달라 붙어 측면과 바닥까지 도달할 확률이 낮아집니다. 따라서, Precursor의 종류에 따라 Sticking Coefficient의 차이가 있고, Gap Fill 성능은 SOD > HDP > BPSG > TEOS Oxide > SiH4 순으로 우수해집니다.
오늘은 박막 공정의 물성의 핵심 지표들에 대해서 다루어보았습니다. 증착 공정 엔지니어를 희망하신다면 주요 박막의 특성 정도는 꼭 숙지하시기를 바라겠습니다!
