Session 2.에서는 Thin Film 공정에 대해서 다루어보도록 하겠습니다. 기초부터 실무역량까지 준비 되셨나요!
[기초 1-1] Thin Film 공정이 반도체 제조 공정에서 어떤 역할을 하나요? 반도체 소자 제조 시 CVD와 PVD가 각각 어떤 Layer를 담당하는 지 알고 계신가요.
반도체 소자의 단면을 보면 약 2/3이 절연막으로 채워져 있습니다. 이때 절연막과 배선을 만드는 두 가지 방법이 있는데, 그것이 CVD와 PVD 공정입니다. CVD 공정은 주로 절연막을 형성할 때, 사용됩니다. MOSFET 소자의 Gate Oxide, STI, ILD, IMD 등의 층간 절연막부터 최종 Passivation까지, 배선과 배선 사이, 층과 층 사이를 구분해주는 SiO2 산화막 계열은 모두 CVD로 형성된다고 보시면 됩니다.
PVD 공정은 주로 전기가 흐르는 물질, 즉 Power와 Signal을 전달하는 금속 배선을 형성할 때 사용되는 공정입니다. Gate/Bit Line의 Ti, W Film, Capacitor 전극의 TiN 그리고 Metal 배선의 Al 배선이 대표적입니다.
Tip : Advanced Tech로 갈수록 High Aspect Ratio Profile의 Gap Fill 능력이 요구가 되면서 Tungsten VIA Hole, Barrier Metal 또한 Step Coverage가 우수한 CVD로 증착한다는 점.
■ STI (Shallow Trench Isolation) - Tr.과 Tr. 사이를 전기적으로 격리 시키기 위하여 Sil 기판에 얕은 Trench를 파고 SiO2 절연막을 채운 구조입니다. 이전 Architecture는 산화 방식의 LOCOS(Local Oxidation of Silicon) 방식을 적용했으나 미세화에 따라 Bird beak 기인 소자 Active Domain이 작아지는 이슈로 인해, STI 공정으로 대체되었습니다. 소자 간 Field Leakage를 막고 집적도를 높이는 데 핵심이라고 할 수 있죠.
■ ILD (Inter Layer Dielectric) & IMD (Inter Metal Dielectric) ILD는 Tr. 위의 배선과 소자 사이를 절연시키기 위한 층간 절연막입니다. Fine Pitch가 요구되는 MET-1 Layer의 경우 집적도가 높기 때문에 Parasitic Cap. 성분이 증가하여 RC Delay가 증가하여 Signal을 왜곡과 Timing 분석이 어려워지죠. 그래서 Low-K가 특히 요구되는 Layer라고 할 수 있습니다. IMD는 Metal 배선 층 간의 절연을 하기 위한 Layer입니다. 미세화가 될수록 Pattern Pitch는 점점 더 미세해지고, Layer 별 두께도 점점 더 얇아져야만 합니다. 그로 인해 역시 Metal 배선 층간의 Parasitic Cap. 성분이 증가하게 되죠. 역시 Low-k가 요구되는 Layer입니다.
[기초 1-2] CVD와 PVD의 차이를 증착 메커니즘 관점에서 설명해주시고, 각 방식의 장단점에 대해서 말씀해주세요.
CVD(Chemical Vapor Deposition) 방식은 반응 기체의 화학적 반응에 의해 Wafer 표면에 막질을 증착하는 방법입니다. 반응 가스에 열에너지나, Plasma 형태의 에너지를 공급하면 가스 분자들이 화학적으로 반응하여 Target한 고체 박막이 형성되고 부산물은 제거 됩니다. PVD(Physical Vapor Deposition) 방식은 물리적인 힘에 의해 Target 물질을 기판에 증착하는 방식으로 높은 에너지로 가열시켜 Target 물질을 기화시키고 그 과정에서 증기압으로 증착되는 Evaporator 방식과 Target 물질에 고에너지의 이온을 충돌시켜 원자를 Sputtering하여 기판에 쌓이게 하는 Sputter 방식이 있습니다.
두 방식의 장단점을 말씀 드리자면, CVD는 Thin Film 두께 제어가 쉽고, Step Coverage가 우수하며 Doping이나 막질의 성분 제어가 용이하다는 장점이 있습니다. 반면에, 공정 간 독성 가스를 사용하며 장비 구성이 복잡하고 Carbon과 같은 불순물 오염 가능성이 있다는 단점이 있습니다. PVD의 경우 저온 공정이 가능하며 고진공에서 공정이 진행되기에 Clean한 공정이라 할 수 있습니다. 하지만, CVD 대비 Step Coverage 특성과 막질 균일도가 낮고 Thin Film 두께 관리가 어렵다는 단점이 있습니다.
※ Step Coverage 단차가 있는 패턴에서 박막이 평탄한 부분과 단차의 Sidewall, Bottom에 얼마나 균일하게 증착되는지를 나타내는 비율입니다. Step Coverage가 100%에 가까울수록 입체 구조 전체에 균일한 두께로 막질이 형성되죠. CVD가 PVD보다 Step Coverage 측면에서 우수할 수밖에 없는 이유는, CVD는 반응 가스가 모든 방향에서 표면으로 도달할 수 있는 반면에 PVD는 직진성이 강해 특정 Topology의 Pattern에서 측면이나 바닥까지 충분히 도달하기 어렵기 때문입니다.
[기초 1-3] CVD 공정은 압력과 에너지 방식에 따라 어떻게 분류 되는지 설명해주세요.
CVD는 공정 압력과 에너지원에 따라 공정이 분류되고, Target하는 막질의 목적도 다릅니다. 공정 압력에 따라 상압에서 공정을 진행하는 APCVD(Atmospheric Pressure CVD)와 반대기압 조건의 SAPCVD(Semi Atmospheric CVD), 저압 조건에서 공정이 진행되는 LPCVD(Low Pressure CVD)로 구분됩니다. 공정 압력이 낮을수록 막질 특성이 우수하고 막질의 두께 제어, Step Coverage 특성이 우수해집니다.
반응 에너지로는 열에너지로 반응을 일으키는 Thermal CVD, 플라즈마를 이용해 저온에서도 반응이 가능한 PECVD(Plasma Enhanced CVD) 그리고 Plasma Density를 10e+11cm-3 이상으로 극대화하여 Depo rate과 Step Coverage를 향상시킨 HDP (High Density Plasma) CVD가 있습니다. CVD를 통해 형성되는 막질의 역할은 Hardmask, Gap Fill, ARC층, Low-k로 구분됩니다.
[기초 1-4] CVD는 주로 절연막을 형성한다고 말씀해주셨는데, 막질 용도 별 어떤 CVD 공정이 주로 적용되는지 설명해주세요.
네. 말씀드리겠습니다. 대체로 ILD나 IMD과 같은 층간 절연막에 적용되는 Oxide (SiO2)는 TEOS나 SiH4 (Silane)과 N2O를 소스로 PECVD로 증착합니다. 저온 공정이 가능하기 때문에 Thermal Budget을 최소화하여 Heat Cycle 관리가 용이합니다. BPSG의 경우, 증착 속도나, 막질 밀도, Stress 등을 고려하여 APCVD 또는 LPCVD로 공정을 진행하며 Si3N4 막질의 경우, Hardmask 용도로는 LPCVD, 최상단 Passivation 용도로는 HDPCVD로 공정이 진행됩니다. Carbon Film의 경우 보통 Hardmask 용도로 사용되는데 PECVD로 주로 적용됩니다. Gate Oxide는 Core 소자의 경우 Oxidation 산화 공정으로 형성하나, MV/HV 와 같은 고전압 소자의 Thick Oxide 형성 시 두께 제어가 용이한 LPCVD 공정으로 진행됩니다. STI를 Gapfill 하는 경우 Depo.& Sputtering과 같이 Cycle 공정이 가능한 HDPCVD 공정으로 진행됩니다.
※ Passivation Layer 반도체 제조 공정 시 최상층에 형성하는 보호막이라고 생각하시면 됩니다. 외부 수분이나, 이온, 기계적 충격으로부터 소자를 보호하죠. 일반적으로 HDP Oxide와 Nitride를 조합하여 형성하며, 이 공정을 마지막으로 반도체 제조공정이 완료된다고 보시면 됩니다.
※ BPSG (Borosilicate Glass with Phosphorus) BPSG는 유리막이라고 보시면 되는데, TEOS에 TMB(트리메틸보론)과 TMP(트리메틸포스핀)를 추가하여 Boron과 Phosphorus를 도핑한 Oxide입니다. Oxide에 B와 P가 도핑될 경우 Glass의 녹는점을 낮추기 때문에 후속 저온 공정에서도 유동성을 가지게 되고 Gap Fill이나 평탄화에 용이합니다.
[기초 1-5] CVD 공정에서 기체 상태 반응물이 고체 박막으로 변환되는 메커니즘을 단계적으로 설명해줄 수 있나?
네. CVD 공정의 증착 메커니즘에 대해서 말씀드리겠습니다. CVD 공정은 가스 전달 - 표면 반응 - 표면 탈착, 3단계의 과정을 거쳐 Target Film을 증착합니다. 첫 번째는 Gas Phase의 Transport 입니다. 반응 가스가 Chamber 안으로 주입되면 Wafer 표면 근방까지 빠른 속도로 이동합니다. 이 과정에서 압력과 유량, 온도 조건이 Gas가 표면에 균일하게 도달하는 데 영향을 줍니다. 두 번째는 Surface Reaction (표면 반응)입니다. Wafer 표면에 도달한 Gas 분자들은 표면에 흡착되고 열 또는 Plasma 에너지를 받아 화학 반응을 일으키켜 Target 고체 박막으로 변환됩니다. 세 번째는 표면 탈착(Surface Desorption)입니다. 반응 부산물과 잔여 잉여가스가 표면으로부터 탈착되어 챔버 외부로 배출됩니다.
★ PT 면접 기출 문제 ★ Arrhenius Plot를 설명하고 이를 기반으로 CVD의 반응 속도를 설명하세요. → Arrhenius Plot은 CVD 공정에서 반응속도의 온도 의존성을 나타내는 그래프입니다. 가로축은 1/T (온도를 나타내며), 세로 축은 반응속도에 자연로그(ln)를 취하면 직선이 됩니다. 이 직선의 기울기에서 활성화 에너지, Ea를 구할 수 있습니다. CVD 공정의 반응속도는 Arrhenius Equation 식에 따른 온도 의존성을 가지며 온도가 높을수록 반응속도가 빨라지는 경향성을 가지죠. 이 관계를 이용하여 최적의 증착 온도와 반응속도를 설계합니다.
출처 :
Compound Interest: Today in Chemistry History: Svante Arrhenius and the Arrhenius equation
