여러분들 흔히 알고 계신 MOSFET 특성 Parameter 어디까지 알고 계신가요! 오늘 이 글을 통해서 MOSFET 소자 특성에 대한 내용은 꽉 쥐고 갈 수 있도록 해보겠습니다.
[질문 1] MOSFET Parameter 중 Breakdown Voltage (BVdss)에 대해서 설명해주세요.
Breakdown Voltage는 반도체 소자가 견딜 수 있는 최대 내압입니다. PN Junction에서 Reverse Bias가 인가된 상태에서 전류는 거의 흐르지 않습니다. 아주 작은 Reverse Bias Junction Leakage Current 만이 흐르고 있죠. 하지만 Reverse Bias를 더 크게 증가시키게 되면 어느 순간에 갑자기 전류가 급증하게 되는 데, 이때의 전압을 우리는 항복전압, Breakdown Voltage라고 합니다.
[꼬리 1.1] Breakdown이 발생하는 메커니즘에 대해서 설명해주세요.
Breakdown이 발생하는 기본적인 Mechanism은 Impact Ionization에 의한 Avalanche Multiplication이라 할 수 있습니다. (판서로 끄적끄적 PN Junction의 I-V Curve를 그린다) Reverse Bias를 강하게 인가했을 때, 어느 순간에 전류가 급증하게 되는데, 이 때 I-V Curve의 기울기는 1/R 입니다. 즉, 전류가 급증한다는 것은 저항이 급격하게 작아졌음을 의미합니다. 전도도(Conductance, σ = Q × μ) 전자의 총량과 Mobility에 의해 결정되는데, Breakdown이 일어난 메커니즘은 전자의 총량이 기하급수적으로 증가했기 때문입니다. 전자의 증가는 앞서 설명드린 Impact Ionization에 의한 Avalanche Multiplication 때문이죠.
강한 Reverse Bias에 의해 고온으로 가속된 전자가 Si 결정원자와 충돌을 하게 되고, Si 원자에 구속되어 있던 전자를 방출시켜 Electron-Hole Pair (EHP)가 형성됩니다. 이때 발생한 EHP 역시 높은 전계에 의해 가속되고 연쇄적으로 Impact Ionization이 일어나게 되면서, 결국은 Current를 Control 할 수 없는 Avalanche Multiplication이 일어나게 되는 것이죠.
[꼬리 1.2] Breakdown의 메커니즘이 Avalanche Multiplication 외에도 여러 메커니즘이 있는데, 그 부분도 혹시 알고 계시다면 설명해주시죠.
PN Junction 한해서 제가 알고 있는 Breakdown의 종류는 앞서 설명드린 Avalanche Multiplication을 포함한, Zener Breakdown, Reach Through, Puncth Through 4가지가 있습니다. 각각의 Breakdown의 메커니즘을 간략하게 설명드리자면, Zener Breakdown의 경우, 높은 Doping 농도를 가지는 PN Junction에서 Depletion Region이 매우 Narrow하게 형성되고, 강한 Reverse Bias가 인가되었을 때, 높은 전계가 좁은 공핍층 내에 형성되었기에 Tunneling distance가 매우 짧기에 Tunneling 확률이 증가하여 전류가 급증하는 현상입니다. Reach Through의 경우는 Multi Junction이 있는 상황에서 공핍층이 확장되다가 고농도로 Doping된 다른 Type의 Junction과 맞닿아서 Breakdown이 일어나는 현상입니다. 마지막으로 Punch Through의 경우 2개의 공핍 영역이 서로 맞닿아 하나로 연결되면서 Breakdown이 일어나는 현상입니다.
초기 공정을 Setup할 때, Application의 동작전압 Spec.을 고려하여 Junction Isolation을 하기 위해서는 여러 Well 간 Dimension을 최적화 시켜야 하는데 앞서 설명드린 Breakdown의 Mechanism을 이해하고 있는 것이 정말 중요하다고 생각합니다.
[꼬리 1.3] MOSFET 소자 관점에서 Breakdown을 설명해주실 수 있을까요.
(판서로 도식화 그림을 그림) NMOS 소자 기준으로 MOSFET 소자의 BV Item을 표현해보았습니다. 왼쪽에 있는 그림은 Drain Voltage를 인가했을 때, p-body와 n+Drain 간 PN Junction에서 앞서 말씀드린 높은 Reverse Bias에 의한 Breakdown이 일어날 수 있습니다. 또한 우측 그림과 같이 MOSFET은 Gate Oxide에 대한 평가도 매우 중요합니다. Gate에 동작전압 이상의 전압을 인가해주고 언제 Gate Oxide에 절연파괴가 발생하는지, Depletion 내 Junction Breakdown이 일어나는지에 대한 Voltage range를 반드시 평가해야 합니다.
좌측 (BVdss) / 우측 (BVgss)
[꼬리 1.4] MOSFET 소자 관점에서 Breakdown Voltage을 평가하기 위한 Test 방법에 대해서 설명해주세요.
MOSFET 소자의 Breakdown Voltage (BVdss, BVgss)를 평가하기 위한 Test 방법에 대해서 말씀드리겠습니다. 우선 Avalanche에 의한 BVdss 평가 방법은 Gate, Source, Bulk 단자에 모두 Ground를 인가합니다. (Vg=Vs=Vb=0) 이후, Drain에 Current를 Forcing 한 후(Ids Sweep 0~2uA@W=1um 단위 환산), Drain Voltage를 측정하면 되겠습니다. 이때, Ids=1uA일 때의 Drain Voltage(Vds)가 BVdss가 되겠습니다. Gate Oxide의 절연파괴에 의한 Breakdown의 경우 Drain, Source, Bulk에 Ground를 물리고 (Vd=Vs=Vb=0) Gate에 Current를 Forcing 합니다. (Igs Sweep 0~0.2nA@단위면적 환산) 이후, Igs=1nA가 흐를 때의 Gate Voltage (Vgs)를 read하면 BVgss가 되겠습니다.
BVdss -. Gate, Source, Bulk : GND -. Drain Current Force (Ids Sweep (0~2uA@단위 길이 W=1uA환산)) -. Drain Voltage Measure (Vds) -. Ids=1uA 일 때, Vds 값이 BVdss
BVgss -. Drain, Source, Bulk : GND -. Gate Current Force (Igs Sweep (0~0.2nA@단위면적 환산)) -. Gate Voltage Measure (Vgs) -. Igs=0.1nA 일 때의 Vgs 값이 BVgss
[질문 2] Transconductance에 대해서 설명해주세요.
Transconductance의 정의는 전압을 전류로 얼마나 잘 변환하는가를 나타내는 MOSFET 소자의 성능지수 중 하나입니다. Transconductance는 Gate Voltage의 변화에 따른 Drain Current의 변화량으로 추출할 수 있습니다. gm이 크면 클수록, MOSFET의 Current Performance가 우수하고, Switching 속도가 빠르기에 High Speed 제품 대응에 매우 용이합니다. 뿐만 아니라, On/Off Switching이 일어나는 구간에서의 전력 소모인 Short Circuit Power 또한 최소화 할 수 있기에 High Performance의 성능 달성과 동시에 전력소모를 최소화 할 수 있습니다. Transconductance, gm 식
[꼬리 2.1] Transconductance을 측정하는 방법에 대해서 설명해주세요.
Transcodunctance는 Drain Voltage 크기에 따라 Triode 영역, Saturation 조건에 따라 다르며, 이 두 특성 모두 MOSFET 소자 성능에 매우 중요한 역할을 합니다. Transconductance를 측정하는 방법은 Ids-Vgs Trans-Curve에서 미분을 통해 Gate Voltage(Vgs)에 따른 Drain Current의 변화량을 구할 수 있습니다. 하지만, 이 경우 미분이라는 연산 자체는 매우 무거운 연산이기 때문에 Cost와 직결되기에 Test 효율이 떨어지게 됩니다. 따라서, 특정 Gate Bias 두 조건 (Vgs1, Vgs2) 인가한 후, Drain Voltage를 Vop까지 Sweep 시켜, 각각의 Drain Current를 추출한 후 가벼운 연산 (Ids2-Ids1)/(Vgs2-Vg1)을 통해 Transconductance를 추출할 수 있습니다.
Subthreshold Current의 경우, Threshold Voltage 이하의 Gate Bias가 인가되었을 때, Surface의 Weak Inversion이 형성되면서 Inversion Charge의 Diffusion에 의해 발생하는 Leakage Current 입니다. 단일 소자에 대한 Subthreshold Leakage Current 수준은 매우 작은 수준처럼 보이지만, 수십억개의 Transistor가 집적되면 그 크기는 더 이상 무시할 수 없는 수준에 이르며, 발열과 같은 이슈가 발생하게 됩니다. 미세화가 되면서 점점 더 Subthreshold Leakage 수준은 증가하고 있으며, 그 이유는 Short Channel Effect에 의해서 Soruce 쪽에서 Channel 쪽으로 Thermal Diffusion 되어 Channel 쪽으로 주입되는 Carrier 양이 증가하면서 Leakage Current가 Gate Voltage에 증가에 따라 지수함수적으로 증가하기 때문입니다. Subthreshold Current 식 유도 : 여기서 중요한 점은 Weak Inversion 상태에서 Vgs에 지수함수적으로 증가한다는 것임.
[꼬리 3.1] Subthreshold Leakage Current를 측정하는 방법에 대해서 알고 있나요.
Subthreshold Current를 추출하기 위해서는 Vth 이하의 전압에서 Gate Voltage에 따른 Drain Current의 경향성이 필요합니다. 따라서, Ids-Vgs Trans Curve를 평가해야합니다. Drain Voltage에는 Vop만큼인가한 상태에서 Gate Voltage를 0에서 1/2*Vop 수준까지 Sweep 시킨 후, Ids-Vgs Curve를 획득한 후, Ids에 Semi-log를 취한 후 log(Ids)-Vgs Curve에서 log(Ids) 축 값이 Subthreshold Current가 되겠습니다.
Subthreshold Current -. Source, Bulk : GND -. Gate Voltage Forcing, Vgs Sweep (0V~1/2*VDD) -. Drain Voltage Forcing (Vds = Vop) -. log(Ids)-Vgs Curve에서 log(Ids) 축 값이 Id(peak) -. 단위 길이(W=1um)로 환산하여 Subthreshold Current 계산
[질문 4] Saturation Current (Idsat) 에 대해서 설명해주세요.
Saturation Current, Idsat의 경우, Vth 이상의 Gate Voltage가 일정하게 유지된 상태에서 Vds를 Sweep 시켰을 때, Drain Current가 일정한 기울기를 가지고 증가하다가, 일정한 값으로 포화될 때의 Drain Current를 Saturation Current라고 합니다. 이는 Drain Voltage의 증가에 따라 Drain Side의 Channel이 끊어지는 Pinch-off가 일어나는 순간 Drain Current는 Saturation 됩니다.
[꼬리 4.1] Drain Voltage를 Sweep 시켰을 때, 일정한 기울기를 가지고 증가한다고 표현하셨어요. 이때, Drain Current가 증가하는 Mechanism은 무엇이죠.
Ids-Vds Curve에서 Vds의 증가에 따라 Ids가 일정한 기울기를 가지고 선형적으로 증가한다는 것은, Channel 내 저항이 변화가 없다는 것입니다. (I-V Curve의 기울기는 1/R) 저항의 변화가 없다는 것은 Channel 내 Carrier의 농도 변화가 없다는 것이고, 이는 일정한 Gate Voltage가 인가되었기 때문입니다. 이때, Vds의 증가에 따라 Drain Current가 증가하는 Mechanism은 Drain Voltage에 의한 Lateral E-Field가 증가하게 되면서, Channel 내 Carrier의 Velocity가 증가했기 때문입니다. (멘토링 때, 지겹도록 이야기 했죠!, v_drift = μ×E = μ × Vds/L).
[꼬리 4.2] 그러면 Drain Current가 Saturation 되는 원리는 무엇이죠.
네 말씀드리겠습니다. 앞서 설명드렸다시피 Drain Voltage가 점점 더 증가하게 되면, Drain Side에 Channel이 끊어지는 Pinch-off 영역이 발생하게 됩니다. Channel이 끊어졌다는 것은 Pinch-off 영역 내에는 Inversion Charge가 존재하지 않는다는 것을 의미하고, 이는 저항이 매우 크다는 것을 의미합니다. Pinch-off 영역 내 저항이 Inversion Charge가 존재하는 Channel 영역 대비 상당히 크기 때문에 Drain Voltage를 증가시키더라도 저항이 큰 Pinch-off 영역 양단에 대부분의 전압이 분배되고, Channel 양단 전압은 Vdsat=Vgs-Vth의 일정한 전압이 인가되게 됩니다. 그렇기에 Channel 내 캐리어는 Vdsat에 의한 일정한 E-Field에 의해 가속되고, E-Field가 일정하니 Ids의 증가 Mechanism이었던 Velocity가 증가하지 않고 포화되면서 Drain Current는 Saturation 되는 것입니다.
[꼬리 4.3] Channel Length Modulation (CLM)이 발생하는 원리도 설명할 수 있겠네요?
Ideal한 소자 혹은 Long Channel Device의 경우, CLM은 거의 발생하지 않습니다. 이 말은 CLM은 Channel이 짧아지면서 발생한다는 것을 유추할 수 있습니다. Drain Voltage가 증가함에 따라 Channel이 끊어지는 Pinch-off가 발생하면서 Drain Current는 더 이상 Carrier의 속도가 증가하지 않기에 Saturation 됩니다. 그런데, Non-ideal한 Case로 Drain Voltage에 증가에 따라 Saturation 영역에서 Current가 선형적으로 증가한다는 것은 모두가 알고 있습니다. 이때, 주목할만한 점은 Drain Current가 선형적으로 증가한다는 것입니다. 이는 Channel 내 Carrier의 속도가 증가한다는 것이고, 즉 E-Field가 증가한다는 것입니다. E-Field의 증가를 야기하는 요소는 매우 간단합니다. Drain Voltage가 점점 증가할수록, Drain Side의 Depletion 영역은 점점 더 Channel 방향으로 확장됩니다. 그에 따라 Channel 양단은 Vdsat으로 일정한 전위차가 형성되어 있지만, Effective Channel Length (Leff)가 감소하면서 Channel 내 E-Field는 증가하게 됩니다. 따라서 Leff 감소에 따른 E-Field 증가가 Channel 내 Carrier의 속도를 증가시키고 Channel Length Modulation 현상이 관찰되는 것입니다. (v_drift = μ × E (↑) = μ × Vdsat(-)/Leff(↓))
[꼬리 4.4] Saturation Current를 측정하는 방법에 대해서 설명해주세요.
Saturation Current, Idsat 측정은 매우 간단합니다. Source와 Bulk에는 Ground를 물리고, Gate Voltage (Vgs), Drain Voltage (Vds)에 모두 VDD를 인가했을 때, Drain Current를 Measure한 값이 바로 Saturation Current입니다.
Saturation Current -. Source, Bulk : GND -. Gate Voltage Forcing (Vgs = VDD) -. Drain Voltage Forcing (Vds = VDD) -. Drain Current Measure (Ids) -. 단위 길이 (W=1um)로 환산하여 Saturation Current 계산
여러분들 MOSFET 소자 Parameter에 대해서 다들 알고 계시지만, 평가를 위한 Bias Condition이나 Test Model 같은 내용은 익숙치 않은 분들이 많더라구요.
워낙 요즘 면접자분들께서 실습 경험이 많다 보니, 면접에서 Test 조건에 대해서 Deep하게 묻는 분들을 보았습니다. 꼭 숙지해서 챙겨가시길 바라겠습니다.
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