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TSV (Through Silicon Via) 공정기술은 반도체 칩의
고용량, 저전력, 높은 집적도를 개선시키는 획기적인 기술입니다.
[질문 1]. TSV (Through Silicon VIia) 공정에 대해서 설명하세요.
- Keyword : [집적도, 저전력, 고성능, Via, interconnection, 패키징, contact]
TSV는 Through Silicon Via의 약자로 실리콘 관통전극입니다. 기존 와이어 본딩을 이용해 칩을 적층했다면 이를 대체하는 기술로 칩에 미세한 구멍을 뚫어 상단 하단 칩을 전기적으로 연결하는 패키징 기술입니다. TSV는 실리콘 웨이퍼를 관통하는 미세한 구멍(via)를 형성하고 via 내부를 전도성 물질로 채워줌으로써 칩 내부의 직접적인 전기적 연결통로를 확보하는 기술입니다.
[꼬리 1-1]. 와이어 본딩을 대체한다고 하셨는데, 와이어 본딩과 비교했을 때, TSV의 장점이 무엇인가요.
와이어 본딩으로 칩을 연결하면 와이어 형성을 위한 공간이 필요합니다. 뿐만 아니라 본딩 시 발생하는 Input/Output unit (I/O)의 수의 제한과 와이어의 단락과 같은 이슈가 존재하여 반도체 칩의 신뢰성과 품질을 저하시키는 요인으로 작용합니다. TSV는 와이어 없이 실리콘 전극을 관통시켜 via의 전도성 물질을 채움으로써 전극을 형성하고 수직으로 전극간의 직접적인 Contact을 형성하기 때문에 다수의 칩을 수직으로 적층시켜 추가적인 공간을 요구하지 않아 패키지 크기를 작게 가져갈 수 있는 장점이 있습니다. 더 나아가 칩 간의 Interconnection 길이를 감소시켜 집적도를 높이고 빠른 신호전달, 고용량 그리고 저전력의 장점을 가지고 있습니다.
[세부 설명] Through Silicon Via, TSV 기술 적용의 장점
1. Low power : GDDR5는 1.5V를 사용하는데 반해, SK하이닉스의 TSV DRAM (HBM)은 1.2V를 사용합니다.
2. High speed : GDDR5의 28GBps (7Gbps * 32 I/O) 대비 SK하이닉스의 HBM의 속도는 128GBps (1Gbps * 1,024 I/O)
3. Thinner package : wire bonding 적층 시, chip 과 wire 간의 간섭을 막기 위해 필요한 spacer의 두께만큼 TSV package의 두께를 줄일 수 있습니다.
[꼬리 1-2]. TSV를 이용한 패키징에 필요한 기술에 대해서 설명해보세요.
3차원 패키징을 위해서 TSV 기술은 IC 집적도, 저전력, 고용량의 IC 칩을 제작에 유리한 기술입니다. TSV 기술을 적용을 위해서는 크게 웨이퍼에 Via hole을 형성하는 기술과 범핑 기술, 그리고 기능성 박막층을 형성하는 기술, Via hole에 전도성 물질을 충전하는 기술, 연마기술, 칩 적층 기술 등이 요구됩니다. System IC를 생산하는 IDM 업체에서 주목받는 기술이며 최근 삼성전자에서 5세대 D램 메모리 DDR5에 8단 TSV 기술이 적용되어 512GB의 고용량, 7,200Mbps 이상의 고속 처리속도, 1mm 두께의 소형화로 높은 냉각효율을 가지는 메모리 제품을 발표한 것으로 알고 있습니다.
[꼬리 1-3]. Interconnection 길이 감소에 따른 이점에 대해서 설명해주세요.
TSV는 Via hole을 형성하는 시기에 따라 via fast, via middle, via last, Si interposer로 구분합니다. TSV의 기술적 특성인 상부칩과 하부칩 간의 Interconnection 길이의 감소로 기존 와이어본딩의 배선의 지연 시간을 크게 감소시켰습니다.
[세부 설명] : 22나노 공정에서 게이트 지연시간은 0.5bps이고, Wire 배선의 지연시간은 2,000 bps라고 합니다. 이를 비교했을 때 배선 관련 Chip 간 interconnection이 크게 감소했다는 것을 알 수 있습니다.
TSV는 반도체 패키징 기술 중 가장 인기있는 기술로 위와 같은 장점을 가지고 있습니다.
오늘 하루도 고생하셨습니다.
이것으로 교육을 마치겠습니다.
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