여러분들 오늘도 MOSFET 소자 신뢰성을 저하 이슈에 대한 대표적인 Mechanism에 대해서 다루도록 하겠습니다. 그 중 우리는 Tunneling에 대해서 다루어 볼 것인데요, 이전에 Zener Breakdown 혹은 Gate Induced Drain Leakage, GIDL의 Mechanism으로 알려진 Band-to-Band Tunneling에 대해서 다루었습니다.
면접 때, 절대 놓쳐서는 안 될 Basic Knoweledge 이니 꼭 한 번 정리 하시길 권장합니다.
[제목 1] Fowler-Nordheim Tunneling에 대해서 설명해주세요. (FN Tunneling)
FN Tunneling은 Metal-Oxide-p-type Si (MOS) Capacitor 구조에서 Bias를 인가하면 Si 내 전자가 Oxide 의 Conduction Band 위로 Tunneling이 일어나면서 Effective Current가 흐르게 됩니다.일반적으로 고온에서 Tunneling 확률이 증가하면서 Tunneling Leakage Current가 증가하게 되는데, FN Tunneling Current는 온도보다는 인가된 Bias에 의한 Electrical Field 세기에 Dominant하게 영향을 받습니다. Bandgap이 큰 물질일수록 Oxide의 저항이 크기 때문에, Bias 인가 시, Oxide에 Potential Drop이 일어나게 되고, 강한 E-Field가 Oxide 내부에 형성됩니다. 그로 인해, Energy Band의 강한 Bending이 일어나게 되고 기존 Physical Thickness보다 Effective Thickness가 더 얇아지게 되면서 Triangle Shape이 형성되고 전자가 Tunneling 됩니다.
일반적으로, MOSFET 소자의 경우 FN Tunneling이 발생하게 되면 소자가 정상적으로 동작할 수 없습니다. 하지만 제품 Spec에 따라 소자의 Operating Voltage(Vop)가 Define 되면, 소자 동작 간 과도한 Gate Voltage는 인가되지 않아 FN Tunneling은 발생하지 않습니다. 다만, 소자의 신뢰성 평가를 위해 가속수명실험에서 강한 Gate Voltage를 인가하여 FN Current를 주입한 후에 소자 특성의 변화를 확인함으로써 소자의 수명 즉, Reliability를 평가하는 항목에 포함됩니다.
신뢰성 평가 목적 외에 FN Tunneling의 용도는 NAND/NOR Flash Memory에서 Program/Erase Mechanism으로 사용이 됩니다.
[꼬리 1-1] FN Tunneling의 용도에 대해서 설명해주세요.
앞서 말씀드렸듯이, FN Tunneling은 과도한 Gate Voltage 인가 시 발생하는 Tunneling 현상으로 MOSFET 소자의 신뢰성을 평가하기 위해 FN Stress를 주는 신뢰성 평가 목적의 용도로 사용됩니다. 또한, NAND/NOR Flash Memory에서 Program/Erase 동작 Mechanism에 적용됩니다. NAND Flash의 구조는 Blocking Oxide와 Tunneling Oxide 사이에 Silicon Nitride와 같은 Charge Trap Layer가 존재합니다. Program 동작 시 Silicon의 Conduction Band에 있는 Electron이 Silicon Nitride 인 Charge Trap Layer로 주입되면서 그에 따른 소자의 Vth의 변화를 가지고 Data 저장 유무를 구분합니다. 이렇게 Charge Trap Layer에 Electorn이 주입되려면 FN Tunneling Mechanism이 적용되기 때문에 강한 Bias를 인가하여 Tunneling Oxide의 Energy Band를 휘게 만들어야 합니다. 그에 따라 Oxide의 Effective Thickness가 얇아짐에 따라 Energy Band가 Triangle로 바뀌게 되면서 Si의 Conduction Band의 전자가 Tunneling 되어 Charge Trap Layer로 주입됩니다. Tunneling 된 Electron은 양 옆에 Blocking Oxide와 Tunneling Oxide와 같이 Bandgap이 큰 Oxide Layer가 있기 때문에 한 번 주입된 전자는 쉽게 빠져나갈 수가 없게 됩니다. 이러한 Mechanism으로 Flash Memory는 시간이 지나도 Data가 유지가 되는 비휘발성 메모리의 속성을 지니게 됩니다. 이렇게 Program 시 Electron이 Trapping 되면 Vth가 증가하고, Erase 시 Electron이 Detrapping 되면 Vth가 감소하여 두 개의 전압 State를 기준으로 Data를 0과 1로 구분할 수 있습니다.
[질문 2] Direct Tunneling에 대해서 설명해주세요.
Direct Tunneling은 E-field와 상관없이 Oxide의 Thickness에 Dominant하게 발생하는 Tunneling입니다. Oxide의 Physical Thickness가 얇을 때, Si의 Conduction Band의 Electron이 Oxide 내부 Forbidden Energy 영역을 Direct로 Tunneling되어 Current를 발생시킨다고 하여 Direct Tunneling이라고 명명합니다. 이 같은 경우는 Voltage나 E-Field의 세기와 무관하며, 온도에 대한 영향도 미비합니다. 오직 Oxide의 Thickness에 따라 Direct Tunneling Current는 Control 가능합니다. Oxide 두께가 얇아질수록 Direct Tunneling 확률이 증가하게 되면서 Gate Tunneling Leakage Current가 증가하게 됩니다.미세화에 따라 Short Channel Effect에 의해 Source/Drain이 Channel에 끼치는 영향력이 증가하게 되면서 Gate의 Signal이 Channel로 바로 바로 전달되지 않습니다. 그 이유는 Parasitic Cap. 성분이 증가하고, Oxide Cap. 값이 작아지게 되면서 Gate Controllability가 감소하기 때문입니다. 이를 개선하기 위해 Oxide Thickness를 얇게 함으로써 Cox 성분을 증가시키고 그로 인해 향상된 Field Effect 특성으로 Short Channel Effect을 개선할 수가 있습니다. 하지만 앞서 설명드린 바와 같이 Gate Oxide Thickness가 얇아질수록 Direct Tunneling 확률이 증가하면서 Gate Tunneling Leakage Current 증가로 인해 MOSFET 소자의 신뢰성에 큰 영향을 미칩니다. 따라서, 더 이상 Oxide의 Physical Thickness를 감소시킬 수 없게 되었고, High-k Dielectric 소재가 적용되어 Physical Thickness는 확보하면서 높은 Dielectric Constant로 인해, Field Effect 특성을 향상시킬 수 있습니다. 따라서, High-k 소재는 Logic Device 공정에는 필수적으로 도입되었습니다. 하지만, High-k 적용 시 계면 특성이 좋지 않아 Surface에서 Mobility가 감소하는 이슈가 있었습니다. 현재는 High-k Dielectric Deposition 이전에 Interfacial SiO2 Layer를 증착할 경우, 계면 특성을 향상시키고 높은 Oxide Capacitance도 확보할 수 있게 되었습니다.
[질문 3] Tunneling Current에 의한 Defect Generation Mechanism에 대해서 설명하세요.
Silicon Oxide를 통한 전자의 Tunneling은 Oxide 내부나 Interface에서 Defect을 만들어 낼 수 있습니다. 이때, 생성된 Defect들은 Tunneling Current에 시간에 의존하는 특성을 가집니다. 결국은 시간이 지나면서 Oxide의 Breakdown을 야기하여 소자가 파괴될 수 있습니다. Oxide 내부로 Tunneling이 일어나게 되면 Electron의 일부는 Oxide 내부에 Trap이 될 수 있습니다. Trapped Electron은 Oxide 내부 Field를 변형시킬 수 있습니다. Electron이 Trap 되면 Oxide 내부의 Potential은 낮추지만 Energy Band는 반대로 증가됩니다. 따라서 Oxide의 Bandgap 아래와 같이 형성되고 p-type Si Side의 E-Field는 약해지고, Gate 쪽의 E-Field 세기는 커지게 되면서 기존의 Oxide와 다른 전기적 특성을 가지게 됩니다.
Electron이 Oxide의 Conduction Band를 지나게 되면서 Oxide 내부 E-field에 의해 가속되고, Oxide 내부 Voltage Drop이 Oxide의 Bandgap(SiO2 ~9eV)보다 크게 되면 Electron은 충분한 에너지를 가지게 되어 Impact Ionization을 일으키게 됩니다. 여기서 형성된 EHP 중 Hole의 경, Oxide에 Tunneling 되고 p-substrate로 이동하여, Trap 되면 역시 Oxide의 Band를 변형시키게 됩니다. 이를 Hole Trapping에 의한 Positive Feedback이라고 합니다.
Positive Feedback에 영향을 받은 Oxide는 p-Si 쪽의 Energy Barrier가 낮아짐으로써 시간이 지나면서 Si Conduction Band 내 전자의 Tunneling 확률을 증가시켜 Tunneling Current를 증가시키고 소자의 신뢰성에 영향을 주게 됩니다.
[꼬리 3-1] Trap-assisted Tunneling에 대해서 설명하세요.
Trap-assisted Tunneling은 Bulk와 Interface Trap-assisted Tunneling으로 구분하여 설명드리도록 하겠습니다. Bulk Trap-assisted Tunneling은 Si 내 전자가 Oxide 내부 Trap을 Hopping하여 Gate로 이동하는 Tunneling 입니다. 이럴 경우, Oxide 내부에 추가적인 Trap을 생성하고, Oxide가 열화되며 Trap 생성과 Trap-assisted Tunneling 사이에 Positive Feedback을 발생시킵니다.
Interface Trap-assisted Tunneling에서 Interface는 크게 2가지의 Case가 있습니다. 있습니다. Gate와 Oxide의 Interface, Oxide와 p-Si의 Interface. 이 2가지 모두 Trap이 형성될 수 있으며, Fermi-level 위에 State는 전자가 비어있는 상태이고, Fermi-level 아래에는 전자가 차있는 상태입니다. Negative Bias가 Gate에 인가되면 Si의 Surface 쪽은 Accumulation Mode가 됩니다. Si Surface에는 Empty State가 형성되고, Gate 쪽의 전자는 Si Surface 쪽에 Empty Defect State로 Direct Tunneling으로 이동하게 됩니다. 이러한 Interface Trap-assisted Tunneling은 Low Voltage에서도 충분히 일어나게 됩니다. 반대로 Gate에 Positive Voltage가 인가되면, Si Surface Energy Band가 아래로 휘어 Inversion Layer가 형성되면서 Interface State에 더 많은 Electron이 유도가 되고, 이는 반대쪽 Gate로 Direct Tunneling을 일으킬 수 있습니다. Bulk Trap-assisted Tunneling Interface State Trap-assisted Tunneling
여러분들 오늘은 소자의 신뢰성을 열화시키는 여러 Tunneling Mechanism에 대해서 다루어보았습니다. 이러한 현상들은 결국 시간이 지나 Oxide의 Quality를 열화시키고 결국은 소자로서 동작할 수 없는 상태에 이르게 됩니다. 그 만큼, 공정엔지니어로서 신뢰성에 큰 관심을 가져야만 안정적으로 동작하는 고품질의 반도체를 제조할 수 있습니다.
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