[Background review] "gate oxide thickness가 얇아져야 하는 이유" Channel length, L가 짧아지면 depletion capacitance, Cdep가 증가합니다. Cdep이 증가하면, oxide capacitance, Cox에 인가되어야 하는 gate voltage가 분배되어 게이트 구동력이 저하됩니다. 게이트 구동력이 저하되면 leakage current가 증가하고, 이를 억제하기 위해 게이트 구동력을 향상시키기 위해 Cox를 높여야 합니다. Cox를 높이기 위해서 gate oxide thickness가 얇아져야 합니다. '무작정 숙지하는 것보다, 원인과 결과로 논리적으로 접근하시는 편이 좋을 것 같습니다'
하지만 gate oxide thickness를 줄이다보니, hot carrier가 gate oxide를 뛰어넘어 gate leakage current를 유발하고, Gate/Drain 인접부에서 GIDL에 의한 Subthreshold current가 증가합니다. 그래서 oxide thickness를 줄이면서 Cox를 높이는 방법에는 한계에 봉착하게 되는 것입니다.
그래서 Cdep을 줄이는 방법에 관심을 가지게 됩니다. depletion capacitance, Cdep를 감소시키기 위해 shallow junction depth profile이나 의도적으로 PiCAT or Silicon on Nothing, SON 기술로 body 쪽에 insulator나 void를 인위로 만듦으로써 leakage current를 차단하는 기술이 도입되었습니다. shallow junction depth profile을 취하면 깊이가 얇은 depletion region이 주로 body의 깊이 방향으로 확장되면서 punch through 현상을 억제하고, Wdmax가 커지면서 Cdep은 감소하게 됩니다. 하지만 junction dpeth가 깊다면 Wdmax는 유한한 크기를 갖게되고 결국 Cdep에 의해서 body effect가 커지고 punch through 현상이 일어나게 됩니다.
우리는 Source/Drain의 depletion capacitance, Cdep 성분을 줄이기 위해 shallow junction depth profile에 대해서 공부했습니다. 그리고 oxide thickness를 줄여야 하는 이유에 대해서 배웠습니다. 이번 교육에서는 body thickness와 leakage current와의 관계에 대해서 교육하겠습니다.
[질문 1]. Body thickness를 줄이는 이유에 대해서 설명해보세요.
Body thickness를 줄이면 Short Channel Effect, SCE를 효과적으로 억제할 수 있습니다. 한 연구논문에 따르면 Body thickness를 7nm에서 3nm로 얇게 가져갔을 때, off current가 1,000배 정도 줄어들었다는 연구결과를 발표했습니다. 이를 Ultra Thin Body FET이라 하여 UTBFET이라고 명명합니다. leakage current는 주로 source→body→drain으로 흐릅니다. 이는 depletion region을 Capacitor의 관점으로 보았을 때, x=Wdmax에 charge path가 형성되고 누설전류가 흐르게 됩니다. 이러한 누설전류를 차단하기 위해서 body에 insulator를 삽입한 Partially Insulator Cell Array Transistor, PiCAT, void를 삽입한 SON 기술이 있습니다. 현재는 Silicon on Insulator, SOI 기술로 Insulator(buried oxide) 위에 Si film을 채널로 한 SOI 기술이 채택되었습니다.
[꼬리 1-1]. Body thickness가 무조건 얇은 것이 좋은건가요.
body thickness를 줄이면 source/drain 형성시 원활한 doping이 어렵기 때문에 source/drain 저항성분이 크게 증가합니다. 따라서 source/drain을 수직으로 제작하는 raised source/drain 구조가 도입됐습니다. 현재 body thickness는 20nm이하로 줄이는데 한계에 도달했습니다. body thickness를 줄이는 것은 fully depletion을 만들기 위함입니다. body thickness를 줄이는 데 한계에 봉착하면서 물리적으로 fully-depletion region을 만드는 데에 한계가 있어 하단에 gate를 추가함으로써 double-gate 구조 취했고 electrical fully-depletion을 유도할 수 있습니다.
[꼬리 1-2]. SOI 기술의 도입 이유에 대해서 설명해보세요.
Bulk MOSFET의 경우 공정 미세화에 따라 short channel effect로 인해 발생하는 leakage current와 Vt roll-off, subthreshold slope 특성 저하 등의 이슈가 발생했습니다. 이를 해결하기 위해서 body doping과 Lightly doped drain, LDD와 pocket implant와 같은 drain engineering을 했었습니다. 하지만 body doping의 경우 carrier의 mobility의 감소와 body effect 같은 이유로 소자 특성이 저하되었고, LDD나 pocket implant는 공정이 복잡해지고, 초미세 공정에서 고집적도 회로 구성에 한계에 도달했습니다. 그래서 SCE를 효과적으로 억제하고 Leakage current의 path를 차단하는 Silicon-On-Insulator, SOI-MOSFET 기술이 채택되었습니다.
[꼬리 1-3]. 그러니까 SOI MOSFET이 Short Channel Effect를 효과적으로 줄이는지 Capacitance 관점에서 설명해보세요.
Subthreshold slope을 steep하게 만들기 위해서는 body factor, m=1+Cdep/Cox를 이상적인 값 m=1에 근사시켜야 합니다. 그러기 위해서는 Cox를 키우고, Cdep을 작게 만들어야 합니다. SOI 소자 구조를 채택하면 Cdep의 값을 '0'으로 만들 수 있습니다. Cox와 Cdep은 직렬로 연결되어있고 기존의 bulk MOSFET의 기판에는 접지상태에 있습니다. 하지만 SOI MOSFET의 경우에는 Insulator가 하단에 존재하므로 단자가 없어졌습니다. 즉 Cdep와 GND가 연결된 path가 끊어진 것입니다. gate voltage와 channel potential이 같은 값을 가지게 되고 완전히 floating 시키기 위해서 SiO2 절연체의 thickness가 상당히 두꺼워야 합니다.
SOI Wafer 제조 방법 출처 : 한국원자력연구원 도서관
SOI Wafer를 제조하는 방법에는 여러가지가 있습니다. 두 장의 웨이퍼 중 한 장의 웨이퍼에 산화막을 성장시킨 후, 두 장을 맞붙이고 다른 한 장을 원하는 두께가 될 때까지 polishing 하는 방법의 경우 SOI 웨이퍼 1장을 생산하기 위해서 2장의 실리콘 웨이퍼가 필요하다는 문제가 있었습니다. 수 um의 얇은 두께의 실리콘 층을 형성하기 위해 수백 um의 실리콘 층을 갈아내어 제거해야 할 뿐만 아니라 두께가 얇아질수록 균일도를 유지하기 어렵다는 단점이 있었습니다. 하지만 일정한 에너지를 가지는 양성자 빔을 다량 주입한 후 열을 가해 박리되도록 하는 'ion-cut' 기술을 활용하면 한 장의 웨이퍼로 여러 장의 SOI wafer를 제조할 수 있는 장점이 있으며 얇은 두께의 웨이퍼 제조시에도 균일도나 막의 특성이 뛰어나다는 장점이 있습니다.
[꼬리 1-4]. PD-SOI와 FD-SOI에 대해서 설명해보세요.
SOI MOSFET은 크게 Partially depleted SOI 부분 공핍형 SOI와 Fully depleted SOI, 완전공핍형 SOI로 구분됩니다. 부분공핍형 depletion region은 Buried oxide 위에 body thickness가 두꿔어서 부분적으로 depletion region이 존재하는 상태이고, FD-SOI 완전공핍형의 경우 body thickness가 매우 얇기 때문에 body 전체가 완전 공핍층이 되는 상태를 말합니다.
[꼬리 1-5]. PD-SOI가 소자에 미치는 영향에 대해서 설명해보세요.
PD-SOI 부분공핍형 소자의 경우 산화막과 Channel 사이에 전기적으로 floating 상태의 '중성' 실리콘 영역이 존재합니다. 이 floating 영역은 소자의 전기적 특성에 영향을 끼칩니다. gate voltage가 인가되면서 채널이 형성되고 drain voltage에 인가에 따른 공핍영역이 형성되었습니다. 공핍영역 내에서 생성된 전자-정공 쌍은 공핍층 내에서 열적 생성됩니다. 이때 생성된 전자는 drain으로 흘러가고 정공은 p-Si 영역으로 흘러갑니다. 기존의 bulk MOSFET의 경우 정공은 기판 단자로 흘러나가야 하지만 SOI의 경우 그렇지 못합니다. 결국 p-Si에 흐른 정공은 쌓여서 floating 되고 채널 아래에 쌓인 양전하 영역이 생기게 됩니다. 이렇게 생긴 양전하 영역은 channel의 potential을 낮추게 되고 threshold voltage를 낮추게 되면서 더 많은 전류를 흐르게 합니다. 전하가 쌓이는 효과를 floating body effect, 전류가 증가하는 것을 current kink effect라고 합니다.
[세부설명] floating body effect, current kink efffect PD-SOI MOSFET (부분공핍형 SOI) / Kink current effect
SOI MOSFET 구조의 Output characteristics를 보면 우측과 같이 전류가 급격히 증가하는 현상이 발생합니다. 이 현상을 current kink effect라 합니다. 이는 채널 아래에 쌓인 양전하 영역 떄문이라고 말씀드렸습니다. 이렇게 양전하가 쌓이는 현상을 floating body effect라 합니다. 이러한 양전하 영역으로 인해 body에서는 source 쪽의 n영역과 마치 pn-diode의 구조가 형성이 됩니다. 그래서 이 path를 통해 전류가 증가하는 것입니다.
[꼬리 1-6]. FD-SOI가 소자에 미치는 영향에 대해서 설명해보세요.
FD-SOI는 body thickness를 줄임으로써 PD-SOI의 p-type body에 쌓인 양전하 영역을 제거하여 특정 drain voltage에서 전류가 급격히 증가하는 current kink effect를 억제할 수 있습니다.
Fully depleted SOI Silicon-On-Insulator, SOI 소자는 SCE, Subthreshold slope 개선, 이동도 향상, latch-up 제거 등 많은 이점을 제공합니다. 반면에 floating body effect로 인한 kink current effect와 같이 정상적인 소자 동작을 저해하는 요소들이 나타납니다. 위에서 말씀드렸듯이 Fully depleted SOI, FD-SOI 소자는 Partially depleted SOI, PD-SOI 소자보다 floating body effect에 덜 영향을 받습니다. SOI 기술은 floating body effect를 최소화 시키는 것이 핵심입니다.
SOI MOSFET에서 극복해야 할 사항은 current kink effect 입니다. 이 현상은 NMOS의 경우 Drain 쪽 pinch off 영역 내에서 발생한 impact ionization 이온화 충돌에 의해 생성된 Electron-hole pair에서 정공이 floating된 SOI MOSFET에서 기판으로 빠져나가지 못하고 Source 쪽으로 이동하여 source 부근의 p-type 기판에 정공이 쌓이게 됩니다. 쌓인 정공은 p-type 박막의 potential을 증가시키고 이 전위는 threshold voltage, Vt를 감소시켜 항복전합 이하에서도 갑자기 전류가 증가하는 current kink effect를 발생시킵니다.
일반적으로 Bulk MOSFET보다 SOI MOSFET의 경우 current kink effect가 현저하게 발생합니다. impact ionization이 작을 경우에는 발생한 carrier들은 film body에서 재결합을 통해 소멸되지만 impact ionization에 의해 많은 양의 캐리어가 급격히 생성되면 일부는 film 안에서 재결합을 하며 나머지는 electric field를 따라서 source 쪽으로 이동하게 되고 전위 우물에 축적됩니다. 그 결과 gate와 drain bias가 인가되고 threshold voltage의 감소에 의해 특정 drain voltage에서 drain current가 급격히 증가하는 current kink effect 현상을 제공합니다.
이러한 양전하 영역이 쌓이지 않도록 body thickness를 더 줄임으로써 Fully depleted SOI 기술이 요구된 것입니다. FD-SOI 구조는 앞서 말씀드렸던 것과 같이 depletion capacitance 값을 '0'로 만들어주기 위해 gate voltage와 channel potential이 같게 해주어야 하고 그러기 위해서 SiO2 thickness를 두껍게 만들어주어야 합니다. 그리고 body thickness를 아주 얇게 만듦으로써 body floating effect를 최소화하고 current kink effect를 억제합니다.
SOI 기술 매우 중요합니다. 오랜만에 정리하려다 보니 횡설수설한 것 같기도 하네요. 혹시 이해가 안 된 내용이 있으시다면 댓글 남겨주세요.
최근댓글