[NAND Flash (낸드플래시) #4] "3D NAND, V-NAND에 대해서 설명하세요"

 

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이전 교육에서 미세화에 따른 Floating gate의 이슈와 이를 개선하기 위한 CTF 구조에 대해서 배웠습니다. 오늘은 낸드플래시의 혁신 3D 적층 구조의 V-NAND에 대해서 알아보도록 하겠습니다.

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[질문 1]. 3D V-NAND에 대해서 설명하세요.

플래시 메모리의 저장용량을 높이기 위해서는 셀의 개수를 늘려야 합니다. 하지만 미세 소자를 구현하게 되면서 더이상 평면 상에 Cell size를 줄여 Cell 개수를 늘리는 데에 한계에 봉착합니다. 이를 극복하기 위해서 제안된 것이 바로 셀을 수직으로 적층시키는 기술입니다. 3D V-NAND는 기존 평면 셀 구조보다 공간효율성이 높고, 동일한 면적에서 수직으로 단수를 높임으로써 저장용량을 극대화시킬 수 있습니다. 

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[꼬리 1-1]. Channel hole에 대해서 설명하세요.

"이전 장에서 낸드플래시의 추상적인 직렬 회로도를 수직으로 세웠다고 보시면 돼요. 셀이 수직으로 직렬을 이루고 있는 구조입니다."

채널 홀은 3D NAND 제조에서 핵심이라고 할 수 있습니다. 예를 들면 128단 낸드플래시를 예로 들면, 6억 7,000만개의 채널홀이 뚫려 있습니다. 그리고 한 개의 채널 홀에는 128개의 셀이 형성됩니다. 채널홀은 원통형으로 게이트 절연막인 Silicon nitride와 Poly-Si의 채널로 구성되어 있습니다. 여기서 채널은 전자가 자유롭게 이동하다가 Control gate에 고전압이 인가되면 Silicon nitride 내로 전자가 trap되는 Charge Trap Flash, CTF 구조를 가지고 있습니다. 즉, 채널홀 내에 존재하는 얇은 박막들에 의해 낸드플래시의 모든 정보공간들이 존재한다고 할 수 있습니다. 또한, NAND Flash의 경쟁력은 바로 이 채널홀을 형성하는 기술에서 결정됩니다. 단수가 높아질수록 이 채널홀을 한 번에 에칭하는 데 고도의 기술이 요구되고 있기 때문입니다. 채널홀을 한 번에 뚫지 못하면 추가적인 공정 step과 시간이 길어진다는 이슈가 발생하게 됩니다.  

출처 : 삼성전자

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[꼬리 1-2]. Floating gate 방식으로도 3D NAND를 구현할 수 있는가.

구현할 수는 있습니다. 예전 인텔 낸드사업부에서 96단 3D NAND Flash를 Floating gate 구조로 만들었다고 발표한적이 있습니다. 하지만 이미 3D NAND Flash에서는 CTF 방식으로 대세가 굳혀졌습니다. CTF 방식은 절연체인 Trap층이 도체인 Floating gate보다 3D NAND에서 더 큰 이점을 가집니다. Floating gate는 도체이기 때문에 3D 구조에서 이웃 셀간의 간섭이 심화됩니다. CTF 방식은 부도체이기 때문에 간섭이 훨씬 적습니다. 뿐만 아니라 Floating gate 구조보다 셀을 구성하는 부피가 훨씬 작기 때문에 채널홀을 더 작게 가져갈 수 있고, 이는 면적 축소가 핵심인 3D NAND의 집적도 차원에서 훨씬 유리합니다. 

 

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[질문 2]. 3D NAND의 공정에 대해서 간략하게 설명해보세요.

3D 낸드플래시를 제조하기 위해서는 처음 정보를 저장하는 셀 외에 부수적인 작업을 맡아주는 주변회로부 (Periphery)제조 공정을 수행합니다. 이후 Cell을 제조하기 위해서 사전에 질화막 층과 셀 간 사이를 구분하는 산화막 층이 한 세트가 돼 100단 이상 쌓습니다. 그리고 수억 개의 채널 홀을 뚫습니다. 그리고 이 홀에 채널, Trap층, 산화막 층을 채워줍니다. 채널홀 공정이 끝나면 질화막을 걷어내기 위해 trench를 형성하빈다. 그리고 질화막이 제거된 영역에 Gate를 만들기 위해 텅스텐을 채워넣습니다. 이후 게이트를 형성하고 개별 셀을 완성합니다. 마지막으로 각종 배선 연결을 용이하게 하기 위해 가장자리를 계단 모양으로 깎아냅니다.

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[꼬리 2-1]. 3D NAND 공정시 요구되는 것을 설명해보세요.

집적도가 높아질수록 그리고 적층 높이가 커질수록 낸드공정은 점점 더 높은 공정기술이 요구됩니다. 데이터 폭증 시대를 대응하기 위해서 셀이 늘어나야 하고, 단수는 점점 더 높아지고 있습니다. 그러기 위해서는 채널 홀을 뚫을 때 1단 부터 마지막 단까지 균일하게 반듯하게 뚫어야 하기 합니다. 최상층에서 최하단 층까지 에칭이 안되거나, 구부러지거나 두께가 일정하지 않는 이슈들이 발생했습니다. 그래서 더욱 높은 수준의 에칭기술이 요구되고 있습니다. 

사진출처 : 서울경제 / 램리서치

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[꼬리 2-2]. Double Stack 공정에 대해서 설명해보세요.

낸드플래시의 고용량을 위해 셀을 높이 쌓는 단수가 증가할수록 채널 홀을 에칭하는데 공정이슈가 발생했습니다. 채널 홀을 단 한번의 공정으로 형성하는 것에 한계에 봉착했습니다. 그래서 두 번에 나누어서 채널홀을 형성하고 결합하는 Double Stack 공정이 도입되었습니다. 최근 글로벌 메모리 업체들은 176단 낸드플래시를 양산하겠다고 발표했고, 삼성전자는 176단 낸드플래시에 Double stack 공정을 적용하겠다고 밝혔습니다. Double stack 공정을 통해 채널 홀을 형성하기 수월하겠지만 공정 단계가 복잡해져서 비용이 증가하고, 공정 시간이 길어진다는 단점도 존재합니다.

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Double Stack 공정과 Peri Under Cell, PUC 기술이 적용 관련 기사

[반도체 시사] SK하이닉스, P램에 낸드기술 적용 '데이터센터 공약'

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[질문 3]. PUC (COP)기술에 대해서 설명해보세요.

"SK하이닉스는 Peri Under Cell, PUC / 삼성전자는 Cell on Peri, COP 라고 부릅니다."

PUC는 Peri Under Cell로 기존 낸드플래시는 주변회로부가 Cell side에 위치했던 반면 PUC 기술은 주변회로부를 Cell 하단에 제조함으로써 집적도를 높이는 전략입니다. 이 기술은 주변회로부를 먼저 완성한 뒤에 바로 위에 셀 공정을 시작합니다. 또 다른 방법으로는 주변회로공정과 셀 공정을 개별적으로 진행한 후에 하나로 이어 붙이는 bonding 방식도 개발되고 있습니다. 최근 반도체 업계에서는 이러한 '이종접합' 패키징 기술들에 큰 관심을 가지고 있습니다. 

주변회로부가 Cell 하단에 위치하는 기술 / 주변회로부와 Cell을 개별 제작한 후 결합하는 기술

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[질문 4]. 차세대 NAND Flash 기술 방향에 대해서 설명해보세요.

기존 3D CTF NAND Flash는 Trap 층이 하나로 이어져 있는 구조입니다. 그렇기 때문에 아무리 절연체라 하더라도 전하가 이동할 수 있기 때문에 이를 차단하기 위해 Trap 층을 따로 격리하는 기술을 시도하고 있습니다. 하지만 공정 난이도가 매우 높아 기존의 박막을 증착하는 공정으로 끝나지 않을 것으로 보입니다. 이 밖에도 CTF 메모리의 성능과 신뢰도를 높이기 위해 다양한 소재들이 연구가 되고 있으며, QLC를 넘어 한 셀에 5개 이상의 비트를 저장할 수 있는 기술, 낸드플래시의 읽기/쓰기 속도가 느리다는 단점을 개선하고, CTF의 수명을 극대화 할 수 있는 솔루션들이 계속해서 연구되고 있습니다.

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오늘은 3D NAND Flash에 대해서 알아보았습니다. 왜 CTF 방식이 더 유리한지, 단수를 높이는데 요구되는 공정기술이 무엇인지 생각해보면서 공부하시면 더욱 도움이 될 것이라고 생각합니다.
오늘 하루도 모두 고생하셨습니다.
이상. From 교관 홍딴딴.