[딴딴's 비밀노트] Circuit Integration을 위한 PDK Summary #01편

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PDK (Process Design Kit)

Fab에서 공정 개발이 완료되면 공정 엔지니어들은 반도체 설계자들이 특정 공정을 기반으로 직접회로를 설계하는 데 필요한 중요한 Resource인 PDK (Process Design Kit)을 제공합니다. PDK에는 다양한 요소들이 존재하지만, 대표적으로 몇가지 다루어보도록 하겠습니다.

• Design Rule
  특정 공정 node에서 IC를 제조할 때, 지켜야 하는 물리적인 제반사항이라고 할 수 있습니다. 배선의 min. Width/Length, Active Size, Well 간 min. Space, Device Pitch, Contact to Poly Space 등 공정 개발 시 소자의 특성을 Targeting하면서 정말 많은 조건들을 Split하여 평가를 진행하고, Design Rule을 최적화 시킵니다. 미세 공정의 경쟁력은 이러한 Design Rule의 minimum Pitch 들이 얼마나 미세하면서 제품 요구사항에 맞는 Performance를 낼 수 있는지 입니다. 
  
  
• Device Model
  Transistor와 같은 주요 소자들의 전기적 특성을 Simulation 하기 위한 Model 정보를 제공합니다. 해당 공정의 Spec.에 따른 여러 Process, Voltage, Temperature (PVT) 조건 별로 Silicon을 만들고 이를 기반으로 Device의 전기적 특성을 Modeling 합니다. 실제 이러한 SPICE Model과 Silicon 간에 얼마나 Matching성이 우수한지도 공정 경쟁력에 포함됩니다. IC를 설계할 때, Simulation한 결과와 실제 Fab 공정을 걸쳐 Silicon이 나왔을 때, 특성의 차이가 있으면 안 되겠죠.
  
  그래서 초기 공정을 Set up 할 때는 공정 평가를 위한 모든 Split 조건들이 포함된 Test Pattern들이 탑재되어 있는 Golden Wafer를 제작하고 특성을 기반으로 SPICE Model을 추출합니다. 그 외에도 STI Stress, Well Proximity Effect (WPE) 등 여러 Layout Effect들을 평가하고 이를 기반으로 소자 특성을 Correlation 합니다. 이 Wafer에는 공정의 모든 정보가 들어있다고 이해하시면 되겠습니다.
  
  
• Standard Cell Library
  기본적인 Logic Gate 및 보조 회로를 사전 설계하여, 특성까지 추출한 후 제공합니다. 이는 설계엔지니어들의 설계 Resource를 극대화시킬 수 있습니다. 특히, 이미 검증된 Standard Cell들을 사용하면 설계 엔지니어의 개발 속도를 크게 단축시킬 수 있습니다. 뿐만 아니라, Standard Cell은 Cell의 위치와 Power Rail 부로 나뉘어져 있어 효율적으로 Cell들을 배치하여 Physical Design 시 효율적으로 공간을 사용할 수 있습니다.
  
  
• IP, Intellectual Property
  반도체 설계 지적 자산이라하며, 특정 기능을 수행하는 미리 설계된 Module이나 Block을 의미합니다. 이는 복잡한 반도체 칩 설계의 효율성을 높이고 개발 시간을 줄여 효율적으로 반도체 설계를 할 수 있게 해줍니다.
  
  IP에는 Soft IP, Hard IP, 사이리스 IP 등으로 구분합니다. Soft IP는 HDL (Hardware Description Language)로 기술된 Code 형태로 제공됩니다. 설계자는 이를 필요에 따라 수정하거나 최적화 할 수 있죠. 주로 CPU Core, Memory Controller 등의 기능이 포함되죠. Soft IP는 유연성이 높지만, 최적화와 검증하는 과정은 꼭 수반되어야 합니다.
  
  Hard IP는 특정 공정 node에서 제조 가능한 형태로 고정된 Layout Design을 제공합니다. 이는 일반적으로 검증이 완료되었기에 설계 엔지니어가 바로 사용할 수 있으며, Serial Interface나, Analog IP (PLL, ADC 등)이 해당됩니다. Hard IP는 설계 과정에서 발생할 수 있는 Risk를 효과적으로 줄이고 예측이 가능한 성능을 제공할 수 있습니다.
  
  사이리스 IP는 Silicon-Proven IP로 실제 Silicon 특성으로 검증이 완료된 IP를 의미합니다. 이 경우 생산성 및 신뢰성을 보장하기 때문에 매우 중요하죠. 
  
  IP의 사용은 자체 개발 비용과 비용을 효과적으로 절감할 수 있으며, 고객사 혹은 자사 제품의 시장 진입 시간을 단축시킬 수 있다는 장점이 있습니다. 얼마나 다양한 IP를 보유하고 있으며, IP만을 설계하는 3rd Party 간의 긴밀한 협력 관계를 가지고 있는 Fab이 높은 공정 경쟁력을 가지고 있다 할 수 있죠.
  
  
• DRC (design Rule Check)
  DRC는 반도체 설계 과정에서 공정에서 Define한 Design Rule을 준수하면서 Layout을 Drawing 했는지 검사하는 방법입니다. Fab에서는 DRC File을 전달하면, Physical Design 엔지니어가 칩 설계대로 Layout을 Design할 때 Rule을 위배했는지 자동으로 신속하게 검증할 수 있습니다. 이러한 Rule들을 지키는 것은 매우 중요합니다. 예를 들면, 공정 초기 Setup 시, Well 간 Space를 Split하여 Junction Leakage 및 BV 특성을 평가했을 때 이를 기반으로 Well Space의 min. Rule을 결정했다고 가정해봅시다. 이 Rule을 지키지 않을 경우, Leakage가 증가하고 Punch Through나 Latch-up 같은 이슈가 발생하는 등 비이상적인 동작 특성을 보이기에 반드시 정해진 Design Rule을 준수해야 합니다.
  
  
• LVS (Layout Versus Schematic)
  LVS는 반도체 설계과정에서 Layout와 Circuit Schematic 간의 일관성을 검증하여 실제 설계가 의도한대로 진행되었는지 확인하는 방법입니다. LVS는 Layout에서 정의된 구조와 회로도에서 정의된 전기적 연결 즉, 연결된 node, 소자의 Type과 개수 등이 실제 설계한 회로와 일치하는지 검증하죠. 이 역시 Fab에서 LVS 파일을 제공하면 칩을 개발하는 엔지니어와 Physical Design 엔지니어가 긴밀하게 협업하여, 설계 단계에서 발생할 수 있는 문제를 조기에 발견하고 수정하여 재작업이나 제품 불량을 최소화 할 수 있습니다. 결론적으로, LVS는 회로 설계를 검증하는 중요한 단계로, 설계의 정확성을 확보하고 품질을 높이는 데 기여한다는 것이죠.
  
  
• 그 외
  그 외에도, 반도체 설계를 하기 위한 다양한 Tech File들이 제공됩니다. PDK는 반도체 설계 프로세스의 근간이 되는 Resource이기에 설계의 정확성과 제조의 성공률을 높이는데 핵심적인 역할을 합니다. PDK는 Fab의 tech node에 맞추어 주기적으로 Update 되며, Fab의 모든 공정 노하우가 녹아든 만큼 기밀 유지가 정말 중요한 요소라 할 수 있죠.

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다음 장은 반도체 설계를 위한 PDK에서 제공하는 다양한 File들에 대해서 다루어 보도록 하겠습니다!