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LEF "Library Exchange Format" or "Layout Exchange Format" 파일
LEF 파일은 일반적으로 Library Exchange Format 혹은 Layout Exchange Format으로, 반도체 설계 시 LEF 파일은 Cell Library의 Physical Layout 정보 및 Layer 구조와 같은 물리적인 정보를 포함하고 있습니다. PDK 제공 시 LEF 파일도 함께 제공되며, 반도체 설계 시 아래와 같은 Physical Design에 대한 정보를 제공하죠
- Layer Information : 각 Layer type (Metal, Cut, Via 등), Thickness, Electrical Charac. 등이 정의되어 있음.
- Cell Information : Layout의 기본 단위인 Cell에 대한 정보를 포함하고 있음. (Cell Boundary, Pin Position, 각 Pin의 전기적 특성)
- Pin Information : 각 셀에 대한 Pin의 정보. (Pin의 위치, 방향, Naming, 기능 등)
- Obstructions : 회로 설계 시 전기적 특성이 서로 다른 영역 정의 (설계 특정 영역에 대한 정보를 제공하여, Signal이나 Power rail 경로를 방해할 수 있는 Block의 위치와 형태를 Define함)
- Design Rules : 설계 시 준수해야 할 Design Rule 및 제약 조건을 포함하며, 이는 Dimension, Layer 간 간격 등.
- Technology Infomration : 해당 공정의 공정 정보를 포함함. (Library 내 Cell의 동작 조건이나, 전기적 특성 등)
- :LEF 파일은 서로 다른 Tool 간에 Layout 정보를 효과적으로 Exchange할 수 있음. LEF 파일은 GDSII와 같은 다른 파일 형식과 함께 사용되어, Final Layout이 Fab 공정에 들어가기 까지 적합한지 개런티 함.
.lef file (LEF 파일 Data 정보)
- Technology LEF
-. LEF version : 5.5 | 5.6 | 5.7 | ...
-. Units : DATABASE | TIME | RESISTANCE | CAPACITANCE | ... (각 Item 단위 설정)
-. Manufacturing grid : -0.005 | 0.0025 | ..
-. BEOL Layer에 대한 세부 Design Rule.
- Technology LEF
-. Layer name : poly | contact | metal1 | via1 |etc ....
-. Type : Masterslice | Routing | Cut | etc...
-. Direction : Horizontal | Vertical
-. Pitch
-. Width
-. Spacing
-. Resistance (per sq. unit)
-. Layer의 정의는 Bottom Layer에서 Top Layer 순으로 이루어지며, 이러한 모든 Data는 당연히 Fab에서 제공되죠!
- Cell LEF
-. Cell name : AND2X2 | CLKBUF1 | NAND2X2 | ...
-. Class : CORE | PAD
-. Origin : 0 0
-. Size (Width by height of Cell, PR Boundary) - 0.95 BY 2.47
-. Symmetry - X Y | X | Y
-. Site : CoreSite | PAD - Pin Information
-. Pin name : A | B | Y | ...
-. Direction : INPUT | OUTPUT | INOUT
-. Use : SIGNAL | CLOCK | POWER | GROUND
-. Shape : ABUTMENT in case of pwr and gnd pin
-. Layer : metal1 | metal2 | ...
-. Rectangle Coordinates : RECT llx lly urx ury
- P&R (Place & Routing)을 위한 Abstract
-. Readable ASCII Format
-. Connecting을 위한 세부 Pin Information 포함
-. Poly, Diffusion 등 Front-end line의 Layer Data는 포함하지 않음.
-. DRC (Design Rule Check)을 위한 Blockage 포함.
- LEF 파일에 포함된 Physical Information에 대해서 앞서 봤듯이, LEF 파일은 P&R Tool에서 설계로 가져올 때, 정말 중요한 Data 파일입니다. LEF 파일은 Cell의 Layout 정보를 추상적으로 포함하고 있기 떄문에 Physical Library라고도 부릅니다.
- LEF 파일은 Standard Cell Library와 함께 제공되며, Customed Designed Cell 직접 커스텀 설계한 Cell에 대해서 P&R을 하고자 하는 경우, LIB, LEF, Verilog, GDS 파일을 생성해야 합니다.
- Cadence Virtuoso에서 LEF 파일을 생성할 수 있는 'Abstract' 라는 통합 Tool이 있지말입니다.
.tf file (Technology File)
'.tf file'은 Technology File입니다. 반도체 설계를 위한 Tech 정보, Design Rule 등에 대한 정보를 포함합니다. .tf file 내 Data는 IC 설계 시 Physical 구현에 아주 중요한 파일이죠. Tech. Parameter에는 해당 공정에 대한 정보들 (Device : NMOS, PMOS etc.) 등이 포함되어 있으며, 전압, 전류 및 온도에 따른 전기적 특성 등 E-para. 정보를 포함하고 있습니다.
.tf file은 위에서 계속~ 설명했던 .lef file이 포함하고 있는 정보와 동일합니다. Layer Information, Design Rule, Cell Information, Process.. 등 P&R Tool 및 Physical Varification Tool에 사용되며, 설계엔지니어가 설계 성능을 최적화 하는데 중요한 기능을 하죠.
- .tf file은 Technology File 임. Physical Design 시 .tf file은 정말 중요한 Input File임.
- .tf file은 LEF File에 대해서 논의했던 것과 동일한 정보를 포함하고 있음.
-. Cadence P&R Tool (Innovus)의 경우 : LEF file format.
-. Synopsys P&R Tool (IC Compiler)의 경우 : .tf file format. - .tf file은 모든 Metal Layer와 VIA에 대한 Detail Information 및 Design Rule 정보가 포함되어 있음.
- .tf file은 ASCII 형식.
- 위에 보시면 Technology name과 각각의 Parameters에 대한 Unit이 Define 되어 있음.
(Length, Time, Voltage, Current, Power, Resistance, Capacitance, Inductance) - Layer에 따른 다앙한 크기에 따른 RGB 색상 정보가 포함됨. 이는 Layout 시 Layer 별 Color를 할당해서 구분함.
- 색상과 유사하게 Layer에 대한 Pattern 정보도 포함되어 있음. (Pattern을 아주 잘 사용해야 Layout 할 때, 혼란스럽지 않습니다. Fab에서 제공하는 Layer 별 Color & Pattern이 있고 Fab마다 모두 다르기 때문에, 저는 저만의 Color & Pattern 파일을 가지고 있죠ㅎ)
- 각 Layer 별 다양한 Parameter를 정의하죠. 기본적으로 Layer name, Layer No., Mask name, Color & Pattern
- Design Rule : 각 Layer 별 min. Width, min. Space, Pitch, min. Area, VIA의 Enclosure, VIA End-cap Rule 등이 정의 되어 있음. (LEF 파일과 동일 정보)
- 즉, '.tf file'과 '.lef file'은 서로 다른 P&R Tool에 대해서 동일한 Data를 포함하고 있음!
여러분들 오늘 하루도 고생 많으셨습니다!
충생!
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