반도체 공정이 미세해지면 무엇이 좋을까. 여러분들은 이미 High Performance, Low Power, Area Shrink (PPA) 관점에서 미세공정의 목적과 그로 인해 발생하는 가치에 대해서 충분히 잘 이해하고 있다고 생각합니다.
그런데, 여러분들 그거 아시나요. 미세공정을 적용하여 더 작은 Chip을 만들어내기만 해도 Yield가 뻥뻥 증가합니다.
물론, 적용 공정은 충분한 양산 이력을 가진 Mature 공정이라는 전제 하에서 말이죠. 그렇기 때문에, 모두가 미세공정을 안정화 시키기 위해서 갖은 노력을 하는 것이겠죠.
오늘은 미세공정과 수율과의 관계에 대해서 한 번 다루어보도록 하겠습니다.
우선 물꼬를 트기 위해 평범한 질문을 하나 던지고 시작하죠.
질문 1. 공정이 미세해짐에 따라 창출되는 가치에 대해서 이야기해주시죠.
현재 Logic 공정은 TSMC, 삼성, Intel 이 세 기업만이 초미세 선단공정을 Leading하고 있습니다. 공정이 미세해질수록 소자 내 E-field가 증가하면서, 더 작은 전압으로도 Surface에 전하밀도를 높일 수 있고 Current Performance을 향상시켜 High Speed 제품 대응이 가능해집니다. 뿐만 아니라, 전압을 줄임으로써 전력 소모 또한 감소시킬 있습니다. 공정이 미세해지면서 Chip Size를 Shrink 할 수 있기에, 동일 Wafer 상에서 보다 많은 Net Die를 확보하여 Die Cost를 절감하여 제품 경쟁력 또한 확보할 수 있습니다.
하지만, 미세공정에 따른 E-field 증가는 High Performance를 달성할 수 있지만, 이면에는 Short Channel Effect로 인한 발생하여 Leakage 증가, 신뢰성 열화, 산포 증가, 그로 인한 설계 Margin 부족과 같은 Side Effect이 발생합니다. 따라서, 소자의 특성이 열화되는 명확한 Mechanism을 바로 알고, 개선 Solution을 도출하여 공정 경쟁력을 확보하는 것이 공정 엔지니어로서의 책무라고 생각합니다.
질문 2. 공정 미세화와 수율의 관계에 대해서 알고 있으면 대답해보세요.
공정이 미세해질수록 공정 산포 증가로 인한 제품 설계 Margin 부족, 신뢰성 열화 등 제품의 Yield Loss의 요인들이 많습니다. 하지만 초기 개발 공정이 Set-up 되어 양산이관을 거친 후, 공정이 충분한 양산 이력을 통해 공정 조건을 Freezing하고, 실력치 기반으로 안정적인 특성 관리가 가능해지면서 성숙해진다면 이야기가 다릅니다. 이러한 Mature 공정 대상 중, Yield 예측을 위한 사업성 검토 시 미세 공정을 적용할수록 제품의 예측 수율은 오히려 증가합니다. 이러한 이유로 제품 개발 시, 자사 제품의 경쟁력을 강화해줄 경쟁력 있는 공정을 선택해야 하는 상황일 때, 무수히 많은 검토 사항 중 해당 공정의 '양산 이력'이 있는지가 매우 중요하다고 알고 있습니다.
질문 3. 수율 예측이라고 하셨는데, 수율 예측 방법에 대해서 알고 있나.
일반적으로 Fab에서 제품 수율을 예측하기 위한 검토는 'Bose-Einstein Yield Model'을 활용합니다. 수율을 예측하기 위한 이 Model은 3가지 인자로 구성되어 있습니다. 첫 번째, Defect Density (D0) 입니다. 반도체 Wafer 상의 평균 Defect 개수를 나타내며, 해당 정보 역시 Fab에서 제공하는 수치입니다. 두 번째는 Die Area (A) 입니다. 개발 제품의 Chip Size를 의미합니다. 제품 설계를 통해 Layout까지 완료가 된 후 DB-out 되면 Chip Size가 결정됩니다. 마지막으로 공정난이도, N-Factor 입니다. 제품 개발 시, 공정이 선정되면 Fab에서 공정마다 해당 공정의 각 Step별 공정 난이도를 산출하여 수치화하여 제공합니다. 이 3가지 인자를 기반으로 초기 개발 제품의 Yield를 예측할 수 있습니다. Bose-Einstein Yield Model
Random Defect Yield (Yr) : 예측 수율
Chip Size (A) : 칩 면적
Defect Density (D0) : 평균 결함 밀도
N : 공정 난이도, N-Factor
질문 4. Defect Density (D0)는 어떻게 산출하는 지 설명해주세요.
D0는 Random Defect Density로 Fab에서 일반적으로 공정별 대표 제품의 1년간 수율 평균을 역산하여 D0를 산출하는 것으로 알고 있습니다. 즉, 수율을 예측하기 위해서는 최소 1년 이상의 양산 이력이 전제되어야 한다는 것이죠. 양산 이력이 많을수록 D0 값이 명확해지면서 수율 예측의 정확도를 높일 수 있습니다. 대표 제품의 Chip Size (A)와 해당 공정의 N-Factor 그리고, 평균 수율까지 알고 있다면 Bose-Einstein Yield Model을 역산하여 D0를 산출할 수 있습니다.
꼬리 4.1. Defect Density (D0)를 작게 만들기 위해서는 어떻게 해야죠.
물론, Defect이 많을수록 수율이 저하되기 때문에 Defect은 최소화 시켜야 합니다. Defect Density를 낮추는 방법은 2가지 정도가 생각됩니다. Defect Density를 낮춘다는 것은 Yield Model을 기반 역산하여 값을 산출하기 때문에 대표제품의 Yield가 높을수록 D0 값은 작아지고, 공정 경쟁력을 갖출 수 있게 됩니다.
그러기 위해서는 첫 번째, 이물 개선입니다. Wafer 상에 이물이 떨어지면 Power Line의 Short와 같은 Hard성 Fail , 기생 성분 기인 Function Fail 등으로 Yield Loss가 발생합니다. 따라서 Fab은 공정 라인에 이물을 최소화 할 수 있도록 인프라를 갖추어야 합니다. 따라서, Fab은 공정 Step 별 여러 공정 환경을 여러 Class 등급으로 분류하여 관리하고 있으며, 선폭이 작은 Critical Layer 일수록 더 깨끗한 환경을 유지하고 있습니다.
두 번째는 제품의 수율 향상을 위한 공정 개선이 되겠습니다. 공정이 Variation을 야기하는 다양한 Effect들에 대해서 Margin을 평가하고 공정 조건을 최적화 시켜야 하죠.
ISO 14644 Clean room 규격
질문 5. N-Factor 공정 난이도는 무엇을 의미하나요.
N-Factor는 공정난이도를 의미합니다. 공정난이도는 불량률을 높이는데 영향을 미치는 요소들을 수치화하여 Fab마다 가지고 있는 자체 Model을 이용하여 산출합니다. N-Factor에 영향을 미칠 수 있는 대표적인 요인들을 살펴보면, 첫 번째 Layer 수입니다. 반도체는 건물과 같이 여러 물질의 Layer를 적층시킴으로써 전기적 특성을 제어하고 제품 Function을 구현합니다. Layer 수가 많다는 것은 그 만큼 Layer 마다 공정 Step에서 발생할 수 있는 이물로 인해 불량률이 증가할 수 있습니다. 두 번째는 공정 복잡도입니다. BCD와 같이 복잡한 Well Structure를 가진 공정, 혹은 Multi Patterning과 같은 Fine Pitch를 달성해야 하는 공정일수록 불량 발생에 취약합니다. 그 외에도 Double Patterning과 같은 Mask Alignerment 정밀도, 혹은 온도, 압력, 습도, Chemical과 같이 불량을 발생시키는 요인으로 작용할 수 있는 공정변수가 많을수록 N-Factor가 증가하게 됩니다.
질문 6. 뭐 당연한 이야기겠지만, Chip Size가 작아지면 수율이 증가하는 이유에 대해서 설명해주세요.
Chip Size가 작을수록 Random 성 이물에 기인한 Hard성 불량이 최소화 되기 때문에 수율 증가를 기대할 수 있습니다. 반대로 이야기하면 Chip Size가 클수록 동일 Defect에 있어서 수율 저하가 심화됩니다. Random성 이물이 Wafer 상에 떨어졌을 경우, 대부분의 이물성 기인은 Hard성 Fail로 나타나기 때문에 수율 관점에서 치명적입니다. (Hard성 Fail이라 함은 Chip이 그냥 돌이 되어서 Function 자체가 구현이 안된다는 의미입니다. Open과 Short과 같은 O/S 불량도 포함될 수 있습니다. 물론 이물에 기인한 진성 Fail인지, 가성 Fail인지 판단하는 FA 분석은 진행해야겠죠.)
질문 7. 반도체 수율을 예측하는 다른 Model들에 대해서 알고 있는 것이 있나요.
음.. EDS Yield를 예측하기 위한 다양한 Model들이 있는 것으로 알고 있습니다. 예를 들면, 앞서 설명드렸듯이 Bose-Einstein Model, 그리고 Possion Model, Murphy Model, Exponential Model, Seed Model 정도 알고 있습니다. 이러한 Model을 기반으로 개발 제품에 대한 수율을 예측할 수 있으며, 해당 Model 모두 Defect Density(D0)와 Chip Size가 수율 예측에 주요 인자로 작용됩니다.
Defect Denisty (D0) : Fab에서 KLA 장비로 Defect 검사를 하는 부서에서 산출하는 지수임. 수율의 반대 개념으로 생각하면 쉽겠죠!?
Defect Density (D0) = Number of Defects / Size
질문 8. 우리가 수율 예측에 대해서 이야기 했지만, 정작 수율에 대해서 이야기를 안했네요. 지원자가 생각하시는 반도체 수율은 무엇인가요.
수율은 말 그대로, 결함이 없는 합격품의 비율입니다. Wafer 1매에 배치된 무수히 많은 IC Chip 전체 개수 대비해서 실제 생산된 정상 Chip의 개수를 백분율로 나타낸 것이 수율입니다. 반도체 수율은 Fab 수율, ESD수율, 조립 수율, 조립후 Final Test 수율로 구성되어 있는데, 이 전체 수율을 산출한 것이 Cum Yield 입니다. 실제로 Wafer 레벨에서 IC Chip의 Function과 DC평가를 통해 Yield를 나타내는 것은 EDS 수율이며, EDS 수율은 회사 이윤과 직결되기 때문에 불량 발생 시 불량 메커니즘을 정의하고 최적의 Solution을 도출하여 EDS 수율을 Ramp-up 시키는 것이 공정 엔지니어로서의 책무라고 할 수 있습니다.
Fab 수율 : Wafer In / Wafer Out 매수 (Wafer를 Transfer 하다 깨지거나 하는 이슈가 아닌 이상 특이사항 없음.)
EDS 수율 : 정상 Chip / 전체 Chip in Wafer 1sls (IC Chip이 설계한 Function이 정상적으로 동작하는지, DC 특성은 Spec.안에 안정적으로 들어오는 지)
조립 수율 : 정상 조립 개수 / 전체 개수 (Probe Test (EDS)에서 Pass한 Chip을 Sawing 한 후 제품 레벨로 Packaging 조립 수율)
조립 후 Final Test 수율 : 정상 Chip / 전체 Chip (EDS 수율은 Wafer Level에서 Probe Card를 통해 IC Chip의 Function을 평가한다면, Final Test 수율은 Packaging을 거쳐 하나의 완성품 Chip Level에서 Function을 Final Test 함)
양산시 발생한 Wafer와 Chip 불량은 이상 LOT 처리를 거쳐 Scrap 또는 Reject 판정을 통해 처리하게 됩니다.
질문 9. EDS 수율이 중요하죠. 우리는 EDS 수율을 저하시키는 요인을 크게 카테고리화 해서 분류하고 있습니다. 그에 대해서 알고 있는 바가 있을까요.
EDS 수율 Loss의 요인은 크게 Parametric, Systematic, Random Fail로 구분할 수 있습니다. Parametric Fail 발생 시, 수율을 향상시키는데 있어 치명적인 불량이며, in-wafer Variation의 성향이 강합니다. Parametric Fail은 대부분 공정 Variation 기인 소자 특성이 열화되고, 설계 마진이 부족하여 발생하는 수율 Loss 입니다. 초기 제품 개발 시 초도 Lot에서 많이 발생하며, Full Corner, Critical Layer의 FEM 평가 등 충분한 마진을 가지고 있는지 평가하고 명확한 불량 분석을 통해 초기 수율을 안정화 시켜야만 합니다. 두 번째는 Systematic Fail입니다. 해당 Fail은 대부분 공정 기인의 불량입니다. 반복적인 불량 Pattern이 보이며, 이는 공정 Margin이 부족하여 발생하는 이슈입니다. 역시 초기 양산 단계에서 많이 보이는 불량 양상입니다. 마지막으로 Random Fail입니다. Wafer 상에 무작위 패턴으로 Fail Chip이 존재하며 제품 양산 직전 성숙 단계에서 최종 해결 단계라고 해도 과언이 아닙니다. 설비 Particle이나, 공정에서 발생한 진행성 Defect에 의해서 수율 Loss가 발생하게 됩니다.
초기 수율 향상을 위해서는 'Parametric 개선 → Systematic 개선 → Random 개선 순으로 진행한답니다.
질문 10. Failure Analysis, FA 경험이 있으시네요. 혹시 저수율 발생 시 불량 분석의 종류에 대해서 알고 있을까요.
음.. 초기 Wafer 투입부터 Fab 공정을 거쳐 제품까지 진행하면서 무수히 많은 Data가 발생합니다. In-line Data, PCM Data, 설비, 소재, 시간(Log), PT Data, FT Data 등 무수히 많은 Data를 Big Data 분석을 통해 불량 현상과 불량 발생의 가능성이 있는 Feature들과의 상관성 분석을 진행합니다. 대표적인 상관분석 방법으로는 Commonality 분석을 통해 Yield 저하에 가장 크게 기여하는 요인들을 역추적하여 불량분석을 진행하는 방식이 있습니다. 두 번째는 Wafer Scribe Lane에 존재하는 공정 Monitoring TEG의 전기적 특성을 분석하고, Leakage와 같은 불량 발생 시, EMMI 분석을 통한 Weak Point를 찾고 해당 영역에 대해서 SEM, TEM, FIB 등 Physical 불량 분석을 진행하게 됩니다.
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