공정 정합성이라는 것이 무엇일까요. 정의를 이야기 하는 것보다는 상황을 들어서 설명하는 편이 좋을 것 같습니다.
여러분들은 지금 반도체 설계엔지니어입니다.
A라는 공정을 사용하여 Chip을 설계하고 있는데, 고객사의 요구 Spec.에 맞는 Function을 구현하기 위해 Simulation을 수행하고 있죠.
Simulation을 수행할 수 있는 모든 환경은 Foundry Fab 에서 제공하죠. 소자의 Feature를 정의하는 Model, 기생 Cap., 저항, Delay, IP 특성, Noise Model 등 다양한 Model들을 Fab에서 제공하고, 반도체 IC를 개발하죠.
여러분들이 정말 고생해서 IC 설계를 완료하고 Mask 제작 후 Fab 공정을 진행하여 Silicon이 나오기만을 고대하고 있습니다.
그런데, 설계한 특성하고 실제 Silicon으로 나왔을 때의 특성이 다른 것입니다... 이런 상황이 바로 공정 정합성이 좋지 못하다는 것입니다.
물론, 정합성이 맞지 않는다고 해서 공정만 탓할 수는 없겠죠. 분명 설계 관점에서 정합성이 맞지 않는 요인들이 분명 존재할 것입니다.
하지만, 오늘은 공정 관점에서 정합성을 해치는 요소들에 대해서 다루고, 이를 어떻게 개선해야 하는지에 대해서 다루어보도록 하겠습니다.
질문 1. 공정 정합성 혹은 Mismatch 특성에 대해서 설명하세요.
공정정합성은 실제 SPICE Simulation을 기반으로 설계한 IC Chip 특성과 Fab 공정으로 출하된 Silicon 특성 간의 차이가 발생하면서 시작됩니다. 이럴 때 우리는 SPICE와 Silicon 간의 정합성 특성이 좋지 못하다고 표현합니다. 정합성이 저하된 이유는 공정에서 제공하는 단위 소자들의 Performance와 소자의 SPICE Model간의 차이가 발생했기 때문입니다.이렇게 Silicon과 Model 간의 차이는 공정에서 Wafer, LOT 내 소자 간 특성 차이가 심할수록, 그리고 공정 Variation이 심할수록 그 차이는 더욱 심화됩니다.따라서, 공정 엔지니어는 인접 소자간 Size 별 Performance를 평가하여 Mismatch 특성을 평가하고, 설계엔지니어가 이를 회로 설계 시 반영할 수 있도록 해야 합니다.
Mismatch : 인접한 2개의 동일 Device 간 Performance 차이가 발생하는 것을 의미함 → Ex) MOSFET (Vtlin, Vtsat, Idsat, Ioff, BV etc.), Capacitor (Cox, leak., BV), Resistor (Rs etc.)
인접 Device 간의 Performance 차이는 Wafer 내 Variation, LOT Variation에 영향을 주고, 이는 High Yield를 달성하는데 방해가 됨.
공정엔지니어는 인접 Device 간 소자별, Size(Width/Length)별 Performance에 대한 Mismatch를 평가하여 이를 기반으로 설계를 해야 함.
(1) Local Variation : 동일 Wafer 내 인접 Device 간 특성 Mismatch (2) Global Variation : Wafer 내 / LOT 내에서의 인접 소자를 제외한 Variation
질문 2. Mismatch 특성 저하가 미치는 요소에 대해서 구체적으로 설명해주세요.
Mismatch 특성 저하로 인해 발생할 수 있는 영향에 대해서 여러 관점으로 설명드리겠습니다. 우선 공정 관점에서 소자의 특성이 불균일 해지면, 소자 특성 Spec.을 벗어나는 불량 소자의 증가로 Yield 저하가 발생할 수 있습니다. 이는 생산 비용의 증가를 초래할 수 있습니다. 설계 관점에서는 소자의 특성 예측이 불가능해지면서, 설계 시 Mismatch를 반영하여 설계 Margin을 두어야 하는데, 그로 인해 Chip Size가 증가하고 설계 복잡성이 증가하여, IC 성능, Power, 신호 무결성 등 설계 최적화가 어려워집니다. 또한, 평가 및 분석 관점에서 Mismatch 특성을 검증하기 위해 추가적인 비용과 시간이 소요되어, 전체적인 개발 주기를 길게 만들기 때문에, 우수한 Matching 특성의 공정을 개발하는 것이 정말 중요하다고 할 수 있습니다.
Qintao Zhang et al. IEEE Transactions on Electron Devices, Vol. 61, Issue 2.
위 Data는 FET 소자의 Mismatch를 평가하는 대표적인 Data 중 하나입니다. X축은 1 / sqrt(W*L)로서, MOSFET Device의 Active Width와 Length 즉, 면적의 역수를 나타내는 item입니다. Y축은 Vtsat의 Sigma를 나타낸 값으로, 값이 크면 클수록 Vtsat의 Variation이 크다는 것을 의미합니다.
Data를 들여다보면, Planar type의 Partially Depletion SOI (PD-SOI) FET 소자 대비, FinFET 소자의 기울기가 작은 것을 알 수 있습니다. 기울기가 작다는 것은 동일 면적의 소자를 제작했을 때, Vtsat의 Variation이 더 작다는 것을 의미하죠. 이때의 기울기를 우리는 AVT[mV*um]로 나타내고, AVT 값이 작을수록 Mismatch 특성이 우수하다고 표현합니다.
AVT 특성은 Vth의 Mismatch를 나타내기 때문에 매우 중요한 Factor입니다. Vth의 Mismatch는 소자의 Current와도 연관되기 때문에 전압을 전류로 변환하는 Transconductance 특성에도 영향을 미치기 때문이죠.
위 Data 상에서, Size가 작을수록 Vtsat의 Mismatch가 커지고, Size가 클수록 Vtsat Mismatch 특성이 우수해집니다. 즉, 아무리 미세 공정을 사용한다고 하더라도, Mismatch 특성이 우수하지 못 하다면, 충분한 설계 Margin을 확보하기 위해서 사용 Device의 Size를 크게 가져가야 한다는 것이죠.
질문 3. Mismatch 특성 저하 시키는 요인에 대해서 설명해주세요.
Mismatch 특성을 저하시키는 요인은 크게 Random 성이 다분한 Process Effect와, Layout Effect로 구분할 수 있습니다. 반도체 제조공정에는 노광, 식각, 증착, 확산, 산화, 열처리, 세정 공정 등 무수히 많은 단위공정을 거치게 됩니다. 이 단위 공정을 거치면서 발생하는 공정 Variation은 불가피하게 발생하게 됩니다. 이러한 공정 Variation은 Device Mismatch 특성을 저하시키는 요인으로 작용하며, 공정 Variation을 Tight하게 관리하는 능력이 바로 공정 능력이며, Fab만의 고유 경쟁력이라고 할 수 있습니다.Layout Effect은 소자 간의 거리, 소자 Size, 소자의 배치 등 IC를 설계하는 과정에서 소자의 Matching 특성을 저하시키는 요인들을 말합니다.
질문 4. (공정 요인) Random Dopant Fluctuation (RDF)에 대해서 설명하세요.
소자의 Mismatch 특성을 저하시키는 공정 요인 중 하나는 바로 Random Dopant Fluctuation (RDF) 입니다. RDF는 Dopant가 Channel 내에 불균일하게 배치되어 Doping의 차이가 발생하고, 이온주입과 확산 과정에서 Dopant의 위치와 농도가 Random하게 변동하는 현상입니다. RDF은 소자의 Vth에 직접적인 영향을 미치며 Doping 농도의 차이로 인해 Vth Mismatch를 심화시킵니다. Doping 농도가 높을수록 Random하게 Fluctuation되는 Dopant에 의해 Vth mismatch, 그로 인한 전류 Gain Variation, Channel Resistance Variation이 커지게 됩니다.
꼬리 4. 1. Random Dopant Fluctuation (RDF)를 개선할 수 있는 방법에 대해서 알고 있나요.
RDF는 Dopant의 Random성 변동에 기인한 것입니다. 즉, Doping 농도를 낮춤으로써 RDF를 개선할 수 있습니다. 하지만, Doping은 MOSFET 소자의 Vth와 같은 특성에 직접적인 영향을 미치기 때문에 소자 RDF를 최소화 시키기 위해서 무작정 Doping 농도를 낮출 수는 없습니다. 그로 인해, Doping이 아닌 Vth Modulation을 할 수 있는 공정을 적용하는 것도 방안이라고 할 수 있습니다.
RDF 개선 특성을 확실하게 볼 수 있는 방법은 바로 Fully-Depletion(완전 공핍) 입니다. Ultra-Thin Body Fully-depletion SOI (UTB-FDSOI)공정에서는 RDF의 영향이 최소화되어 Matching 특성을 향상시킬 수 있습니다. FinFET 소자 역시 Fin을 "Tall + Narrow" 한 Fin의 Profile을 채택하는 것 역시 Fullly-depletion을 만들기 위함이죠.
Qintao Zhang et al. IEEE Transactions on Electron Devices, Vol. 61, Issue 2.
따라서, Partially-depletion (PD) SOI 보다는 Fully-depletion (FD) SOI의 AVT 특성이 우수하고, 위와 같이 FinFET의 AVT 특성 또한 우수한 것을 알 수 있습니다.
질문 5. (공정 요인) Line Edge Roughness (LER)에 대해서 설명해주세요.
Line Edge Roughness (LER)은 노광공정 상에서 형성된 패턴의 Edge가 불규칙하게 형성되는 현상입니다. LER은 Matching 특성을 저하시키는 요인 중 하나입니다. Pattern 자체가 불규칙하게 형성될 경우, 후속공정인 이온주입 공정에서 불균일한 Doping Profile을 형성하게 됩니다. 그로 인해, Vth Mismatch를 유발하게 됩니다. 또한, 소자의 Channel을 Define하는 Critical Layer에서 LER 특성이 좋지 못하다면, Channel Dimension의 Variation이 발생하여 Channel Width (Weff), Channel Length (Leff)의 Variation이 발생합니다. 그로 인해 실제 Design 한 Device의 Size와 차이가 발생하면서 공정 정합성을 저하시키게 됩니다.
Effects of LER in Photoresist / Simulated Potential Distribution in a 35nm MOSFET affected by LER.
꼬리 5.1. Line Edge Roughness (LER) 특성을 개선하기 위해서는 어떻게 해야 할까요.
Line Edge Roughness (LER)을 개선하기 위한 방법은 ①Active Fin이나, Gate와 같은 Critical Layer에 EUV와 같은 고해상도 노광 공정을 적용시킴으로써 Pattern의 Edge를 보다 정밀하게 형성하는 것입니다.Pattern의 Line Edge 가장자리가 불균일해지는 이유는 파장을 가지는 빛을 사용했기 때문입니다. 빛의 회절과 간섭으로 인해, 정상파가 형성되었기 때문에 불균일하게 감광 되었기 때문이죠.
② 동일 설비와 인프라를 사용해야 할 때는, 노광시간, 현상시간, PR 두꼐 등 노광공정의 변수들을 최적화 시켜 LER을 개선해야 합니다.③ 마지막으로 노광공정 이후 후처리 공정을 통해 열처리, 에싱, Plasma 처리를 통해 LER 특성을 개선시킬 수 있습니다.
질문 6. (공정 요인) Oxide Thickness Variation (OTV)에 대해서 설명해주세요.
Oxide Thickness Variation (OTV)는 Vth에 직접적인 영향을 미치는 Gate Oxide의 Thickness Variation이 발생하는 현상입니다. OTV는 일반적으로 Si/SiO2 Interface의 Surface Roughness(표면 거칠기)로 인해 발생하는 불균일성입니다. 일반적으로 OTV는 45nm 보다 큰 node에서는 OTV에 의한 Vth Variation이 큰 영향을 끼치지 않는다고 보고됐으나, 45nm 이하 미세 node에서는 OTV에 의한 Vth Variation을 더 이상 무시할 수 없는 수준이 되었습니다.
일반적으로 Tox가 얇으면 Vth가 작아지고, Tox가 두꺼우면 Vth가 커지게 됩니다. Oxide의 Thickness가 불균일할 경우, 채널 내 미세길이마다 Vth의 차이가 발생하고 이는 Vth Variation을 증가시키게 됩니다.
Oxide Thickness Variation (OTV) & Simulation
꼬리 6.1. Oxide Thickness Variation (OTV)의 원인과 영향에 대해서 설명해주세요.
OTV가 발생하는 원인은 앞서 설명드렸듯이 Si/SiO2 Interface에서 Surface Roughness 특성이 좋지 않기 때문입니다. 이는 산화막 형성 과정에서, 주요 공정변수인 Oxidation Time, Temp., Pressure, Cooling Time 등 공정 변수에 영향을 받기 때문에 최적화가 필요합니다. 뿐만 아니라, 산화막을 성장하기 위한 전구체와 같은 재료 특성이 의해 화학적 조성이나 물리적 특성이 OTV에 영향을 미칠 수 있습니다.
산화막 두께가 불균일하다는 것은 Vth Variation이 열화될 뿐만 아니라, 소자의 신뢰성에도 영향을 미칩니다. 예를 들어, 국소적인 영영에 Oxide Thickness가 얇고, 그로 인해 E-Field가 집중되어 Oxide의 Damage가 가해지면 장기적으로 봤을 때, 소자가 동작하는 과정에서 특성이 점점 열화되는 진행성 불량으로 이어질 수 있습니다.
질문 7. (공정 요인) Gate Workfunction Variation (WFV)에 대해서 설명하세요.
Workfunction Variation (WFV)은 Gate 물질의 Workfunction Variation에 의해서 Vth Variation이 발생하는 현상입니다. 특히, WFV의 경우 High-k Metal Gate (HKMG) 공정 도입 이후, Gate에 Metal Gate가 도입되면서 Metal의 Workfunction의 Variation 제어가 점점 더 중요해지고 있습니다. WFV의 주 원인은 역시 Metal Gate의 형성 과정에서 Film 자체가 불균일하게 증착될 경우 발생할 수 있습니다. 뿐만 아니라, Metal의 Grain Boundary 크기에 따라서 Workfunction Variation이 열화 될 수 있기 때문에, Gate 전극 형성 과정에서 공정 Temp., Pressure와 같은 공정 변수의 최적화가 필요합니다. (여러분들 단결정인 Si Wafer와 Epi.층 외에 반도체 적층구조의 Film은 모두 다결정인 것은 알고 계시죠!)
Wok-Function Variation (WFV)
꼬리 7.1. Gate Workfunction Variation (WFV)이 소자에 미치는 영향에 설명하세요.
Workfunction은 MOSFET 소자의 Vth에 직접적인 영향을 미치는 재료적 특성입니다. 특히, 공정 node가 점점 더 Scaling down 되면서 (차세대 Tech node 참고) Doping 하는 행위 자체가 이루어지지 않게 되었습니다. Doping은 Vth를 Modulation하기 위해 가장 접근성이 높았던 공정이었으나, Doping 자체가 잘 되지 않기에 Vth를 제어하기 위한 새로운 접근 방식으로 Workfunction을 제어하는 기술이 도입되었습니다. HKMG 공정이 도입되면서 High-k Dielectric 상부에 별도의 Workfunction Metal (WFM)을 두어 금속의 type과 Thickness를 통해 Workfunction을 제어함으로써 소자의 Vth를 제어할 수 있습니다. 하지만, 미세 node에서 Vth를 제어하는 데 중요한 WFM Layer에서 Workfunction Variation (WFV)이 심화되면서 Vth Variation 특성이 열화 됩니다. 따라서, 선단 node에서는 얼마나 Uniform하게, Conformal한 Film을 증착하는지가 매우 중요한 공정 경쟁력으로 자리잡고 있습니다.
Hump 현상은 MOSFET 소자의 Active Edge와 Center 간 Vth 차이에 의해서 발생하는 현상입니다. 일반적으로 NMOS에서 주로 발생합니다. 그 이유는 NMOS의 Body Well은 Boron으로 구성된 PWELL이기 때문입니다. 공정 초기 Set-up 시, STI 공정 과정에서 STI의 Top Corner가 Sharp하고 Edge 영역에서 Oxide Thickness에 Thinning이 발생하게 되면서 Active Edge에서 E-field의 Crowding이 발생하게 됩니다. 그로 인해, 상대적으로 작은 질량을 갖고 있는 Boron이 STI Edge를 통해 Out-diffusion 되면서, Active Edge의 Doping 농도가 Center 대비 상대적으로 작아지게 됩니다. 그로 인해, Edge Tr.의 Vth가 작아지게 되고 Gate Voltage Sweep시 보다 작은 전압에서 Edge Tr.이 먼저 Turn On 되고, 이후 Center Tr.이 Turn on 되면서 Hump 현상이 발생하게 됩니다.
질문 9. Mismatch 특성 저하 원인을 소자의 Reliability (HCI, BTI, TDDB 등)으로 설명해주세요.
신뢰성은 소자의 특성이 '시간이 지남'에 따라 열화되는 정도를 평가한 것입니다. Hot Carrier, BTI, TDDB와 같은 신뢰성 Item의 열화 메커니즘에 의해 소자 특성이 열화되면서 Device to Device, Die to Die, Wafer to Wafer, LOT to LOT 간의 소자 특성의 Mismatch가 발생할 수 있습니다.
질문 10. (공정 요인) Metal Grain Granularity (MGC)에 대해서 설명해주시겠요.
Metal Grain Granularity (MGC)는 금속 내부 구조인 Grain의 크기와 배열과 관련된 성질입니다. 금속 Film 증착 과정에서 금속 결정이 형성될 때, Grain의 Size와 결정 방향에 따라 Variation 발생하는 현상을 MGC라고 합니다. 결정 방향에 따라 Workfunction의 Variation (WFV)를 발생시키고 그로 인해 소자 특성의 Mismatch를 심화시킵니다. 결정 방향에 따라 Workfunction이 모두 다름 : MGC → WFV
Metal 물질의 결정 방향에 따른 Workfunction
금일 컨텐츠는 공정 정합성을 해치는 요인 중 Process Effect들에 대해서 다루어보았습니다. 이것 외에도 Matching 성을 저하시키는 요인들이 더 많고, Scaling-down을 통한 미세공정에서는 더 많은 Effect들에 대해서 연구하고 있죠.
이러한 Effect들을 반영한 Model을 개발하여, Simulation과 Silicon 특성 간 정합성을 높이는 것이 바로 공정 엔지니어의 책무라고 할 수 있겠네요.
다음 게시글은 Mismatch를 유발하는 Layout Effect에 대해서 다루어보도록 하겠습니다.
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