금일 훈련 내용은 고해상도 달성을 위한 Low-k1 Technology에 대해서 다루어보도록 하겠습니다. 다양한 방법으로 Low-k1 개발을 통해 Resolution을 향상시켜왔는데요. 한 번 면접을 진행해봅시다.
[질문 1] Resolution 식에서 k1이 가지는 물리적인 한계는 어디까지죠? (복습)
넵. 답변 드리겠습니다. Resolution과 상관성이 있는 k1의 물리적인 한계는 0.25입니다. 이 0.25라는 값이 가지는 의미는 Mask를 통과해 회절된 빛이 렌즈를 벗어나게 되면서 Wafer 상에 Imaging이 되지 않는 물리적 한계를 의미합니다. Resolution을 향상시키기 위해서 광원의 파장은 점점 더 짧아지고, 회절광을 최대한 많이 포함하기 위해서 NA는 커지게 되었습니다. 허나, 광원의 파장과 NA가 결정되면 설비 자체 Spec.은 정해진 것입니다. 동일 Spec. 설비에서 Low-k1 Technology를 통해 우리는 Resolution을 향상시킬 수 있습니다. 더 나아가 Multi Patterning 공정을 통해 이러한 물리적 한계를 극복할 수 있게 되었습니다.
[꼬리 1-1] Resolution 향상을 위한 Low-k1 Technology에는 어떤 것들이 있죠?
Low-k1 Technology는 Illumination, Mask, Multi-patterning 세 가지 정도로 알고 있습니다. Illumination에는 Off-axis Illumination 혹은 광원의 모양을 Design해주는 방법이 있으며, Mask는 OPC, PSM, 하나의 Layer를 여러 Step의 노광공정으로 초미세 패턴을 형성할 수 있는 Multi Patterning 기법이 있습니다.
[꼬리 1-2] Illumination 기법에 대해서 한 번 이야기해보시겠어요?
먼저 Off-axis Illumination (OAI)에 대해서 설명드리겠습니다. 광원으로부터 발생한 빛을 축을 따라서 Mask에 입사시키는 것이 아니라 비스듬히 입사시키는 방법입니다. (이전 포스팅 imaging 원리 숙지할 것!!) Mask 상에 회로 Pattern이 Wafer 상에 Imaging이 되려면 2개 이상의 회절광이 간섭을 일으켜야 합니다. 선폭이 점점 더 미세해지면서 빛의 퍼지려는 성질, 즉 회절현상이 심해지면서 Lens가 포착할 수 있는 회절광의 수가 점점 더 적어지면서 Imaging이 어려워지게 됩니다. OAI 기법을 사용하게 되면, 패터닝에 큰 역할을 하지 못 했던 수직 방향의 0차광을 제거함으로써 회절광의 간섭이 일어나는 비율을 높임으로써 Resolution을 향상시킬 수 있습니다. 뿐만 아니라,Wafer로 입사되는 빛의 경로가 좀 더 Sharp해지기에 Resolution 향상 뿐만 아니라, 수직공정마진인 DoF도 확보할 수 있습니다.
[꼬리 1-3] Illumination 기법에서 빛의 모양을 Design 한다는 것은 무슨 말이죠.
앞서 말씀드렸듯이, 우리는 빛의 모양을 Design함으로써 Resolution을 향상시킬 수 있습니다. 더 정확하게 말하자면, 빛의 모양이 복잡하면 복잡할수록 Resolution을 향상시킬 수 있습니다. 구형의 빛은 모든 방향으로 퍼지려는 성질이 강합니다. 즉, 회절현상이 심하죠. 빛의 모양을 복잡하게 Design 할수록 퍼지는 빛을 모을 수 있습니다. 1차광이 Lens로 들어가는 효율이 증가하게 되면서 Resolution을 향상할 수 있습니다.
[꼬리 1-4] Illumination에 대한 설명은 잘 들었습니다. 그러면 Mask를 이용한 Resolution 향상 방법에 대해서 설명해주세요.
Resolution을 향상시킨다는 것은 Wafer 상에 명확한 회로 패턴을 형성하는 것입니다. 하지만 빛을 이용하는 노광공정의 경우, 회절현상에 의해 빛의 세기가 균일하지 않고, Pattern Density, PR의 감광메커니즘 (Acid Diffusion), Lens의 수차 등 여러가지 원인으로 Pattern이 얇아지거나, 뭉뚝해지는 왜곡이 발생할 수 있고, 심한 경우 Pattern Missing이 일어날 수 있습니다. 이때, Mask Pattern을 보정하여 최종 회로 Design한 회로 Pattern에 근사하게 하는 기술이 바로 OPC(Optical Proximity error Correction) 기술입니다. OPC Pattern은 Mask 제작시 Rule 혹은 Model로 정의함으로써 패턴의 End Cap 같이 왜곡이 쉽게 발생할 수 있는 영역에 OPC Rule을 적용하여 Mask를 보정함으로써 Resolution을 향상시킬 수 있습니다.
※ Tip : Lens의 수차 종류
[꼬리 1-5] PSM 기술에 대해서도 한 번 설명해주시겠어요?
PSM은 Phase Shift Mask의 약자로, 위상변위마스크 기술입니다. 굴절률이 큰 매질을 Mask 특정 영역에 증착함으로써, 인접 Pattern 간에 빛의 위상을 반대로 (λ/2 차이) 변조하여 상쇄간섭을 유도합니다. PSM Mask를 사용할 경우, 비노광영역에 도달하는 빛이 PR의 Threshold Energy를 넘지 못하게 되면서 노광영역과 비노광영역의 Contrast가 향상됩니다. 이러한 원리로 우리는 좀 더 깨끗하고 선명한 이미지 패턴을 형성할 수 있습니다.
[꼬리 1-6] 잘 하고 있습니다. 거의 다 왔어요. 그러면 Multi-Patterning 기술에 대해서도 설명해주세요.
말씀드렸다시피 노광공정은 물리적인 한계(k1=0.25)를 지니고 있습니다. 하지만 이 물리적인 한계는 어디까지나 Single Exposure에서 해당됩니다. 현재 반도체 산업에서는 Multi Patterning을 통해 물리적 한계를 극복하였습니다. Multi Patterning 노광공정 기술에는 2가지 방법이 있습니다. 첫 번째는 두 개의 Mask를 사용하여, Fine Pitch를 구현하는 Double Patterning이 있습니다.두 번째는 Spacer를 활용한 Self-aligned Multi Patterning 기술이 있습니다. 이러한 Multi Patterning으로 노광공정의 물리적 한계를 극복했습니다. 하지만 더욱 Fine Pitch를 요구하는 3nm node 부터는 EUV 도입이 불가피해졌습니다.
[꼬리 1-7] 그럼 Multi-Patterning 기술에 대한 설명과 Roadmap을 설명해주세요.
Planar MOSFET부터 FinFET, GAAFET으로 Device Architecture가 변하면서 점점 더 Fine Pitch 달성을 위해 높은 Resolution이 요구됐습니다. 처음 도입된 Multi-Patterning 기법 중 하나인 Double Patterning 공정은 2개의 Mask를 이용하여 Lithography-Etch-Lithography-Etch(LELE)를 반복하면서 미세공정이 가능해졌습니다. 하지만 FinFET 공정 이후, Fine Pitch에서 2개의 Mask를 사용하는 Double Patterning 공정은 Mask Alignment 이슈가 발생하게 되면서 더 높은 Resolution이 요구되는 Self-Aligned Multi Patterning (SAMP) 노광기술이 개발 되었습니다.
[꼬리 1-8] Self-aligned Multi Patterning 기술에 대해서 설명해주세요.
Self-aligned Multi-Patterning 기술은 Poly Si 혹은 Carbon으로 구성된 패턴인 Mandrels에 Spacer를 형성하여, Fine Pitch를 구현하는 것입니다. SADP(Self-aligned Double Patterning)의 경우, Spacer를 한 번 형성으로 Half Pitch 구현이 가능하며, 더 미세한 Pitch 구현시에는 동일 공정 Step을 반복하여 (Spacer 2번), Quadruple Pitch를 구현한 SAQP(Self-aligned Quadruple Pattering)이 있습니다. SAMP 노광기술을 사용할 경우, Wafer 전체적으로 Mandrel Pattern을 형성해주어야 하기 때문에, 원하지 않은 곳까지 Pattern이 형성되고 이를 제거하기 위한 Cut 공정이 추가 됩니다. 이렇듯 Multi Patterning 공정은 Resolution의 한계를 극복했지만, 그만큼 공정이 복잡해지고 비용이 증가한다는 단점이 있습니다.
[꼬리 1-9] Multi-Patterning 공정은 어느 Layer에서 주로 사용되나요.
반도체 제조공정에서 Front-end 단에서 Critical Layer는 단연 Active 영역입니다. Back-end 단에서는 1st Metal Layer 라고 할 수 있죠. 따라서, Fine Pitch 구현에서 Mask Alignment 이슈가 있었던 Double Patterning 공정은 Back-end Metal Layer에서 주로 사용하고, SADP는 Gate Poly 형성, SAQP는 가장 미세한 Active Fin 형성 시 적용되는 것으로 알고 있습니다.
여러분들 오늘은 Resolution을 향상시키기 위한 Low-k1 Technology에 대해서 다루어보았습니다. 질문/답변 형식으로 작성하다 보니 많은 내용을 담지 못한 점은 양해 부탁드립니다. 다만, 질문사항이 있으시면 언제든지 댓글로 남겨주시길 바라겠습니다.
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