반도체 소자의 performance와 원가절감을 위해 소자 dimension이 점점 미세해지고 있습니다. 하지만 channel length가 짧아지면서 수많은 이슈들이 발생했고 이러한 부정적인 이슈를 통틀어 short channel effect라고 표현합니다. 대표적으로 short channel effect에는 DIBL, GIDL, Hot carrier, Punch through그리고 기타 leakage current가 발생하는 현상들이 있으며, 이를 개선시키기 위한 반도체 공정 그리고 더 나아가 3차원 소자 구조가 채택되었습니다.
MOSFET 소자의 Saturation current 방정식
MOSFET 소자의 Drain current 방정식은 위와 같습니다. Channel length, L이 줄어들수록 On current는 증가하게 됩니다. 전류값이 커지면 소자의 speed가 향상되고 혹은 동일한 전류특성을 구동시키기 위한 gate voltage, Vgs가 작아지기 때문에 전력소모를 줄일 수 있는 장점을 가지고 있습니다. 더불어 웨이퍼 한 장에서 생산되는 chip의 수를 증가시킬 수 있어 칩 원가를 절감할 수 있기 때문에 반도체 소자의 down-scaling은 반도체 산업의 필연적인 방향이라고 할 수 있습니다. 하지만 down scaling을 통해 channel이 짧아지면서 여러 side effect들이 발생하게 되었고, 이러한 side effects를 short channel effect, SCE로 명명하게 됩니다. On current의 증가는 생각만큼 크게 향상되지 않았고, Subthreshold current, 즉 off current의 증가로 on/off 특성이 저하되는 문제가 발생했습니다. 그래서 다양한 공정, 소자의 구조 혹은 차세대 소자 메커니즘을 채택함으로써 SCE를 극복할 수 있는 연구가 활발히 진행되고 있습니다.
질문 2]. Drain Induced Barrier Lowering, DIBL에 대해서 설명해보세요.
"교육생 여러분들은 Short channel effect의 원인-결과-개선사항 순으로 숙지하는 것을 추천드립니다."
DIBL현상은 Drain Induced Barrier Lowering의 약자로 채널이 짧아지면서 drain voltage에 의한 누설전류의 증가를 야기하는 현상입니다. MOSFET의 Channel length가 짧아지면서 drain에 positive bias가 인가되면 drain과 body 사이의 pn+junction에 reverse bias가 인가되기 때문에 body 방향으로 depletion region이 확장됩니다. 소자 dimension이 작아졌기 때문에 electric field는 더 강해지고, depletion region은 점점 channel을 침범하게 됩니다. 이때, depletion region이 channel 영역을 침범하게 되면서 Vt가 작아지는 Vt roll-off 현상이 발생하게 됩니다. 그리고 더 강한 drain voltage가 인가되면서 depletion region은 source와 body의 potential barrier를 낮추는 지경에 이르게 됩니다. 그로 인해 gate voltage에 의해 source에서 channel로 캐리어가 주입을 제어했다면, DIBL 현상에 의해 게이트 구동력은 저하되고 Drain voltage에 의해 Source에서 channel로 캐리어가 주입돼서 누설전류가 증가하게 됩니다.
MOSFET 소자의 Energy band diagram (DIBL), & Output characteristics
좌측 그림은 Source/body/Drain의 energy band diagram입니다. long channel인 경우, drain voltage에 의해 형성된 depletion region이 channel 영역을 침범하는 비중이 크지 않고, 문턱전압을 낮추는 Vt roll-off과 Channel length modulation (CLM)과 같은 drain current의 약소한 증가를 야기하는 수준입니다. 하지만 short channel 소자의 경우, Drain에 Vds=Vdd를 인가할 경우, source/body의 junction에 의해 생긴 potential barrier를 낮추게 되고 source의 캐리어가 gate voltage가 아닌 drain voltage에 의해 채널로 주입되는 현상이 발생합니다. 이때 주입된 캐리어는 Vgs<Vt인 subthreshold region에서도 potential barrier를 넘어가면서 leakage current를 증가시킵니다. 우측의 output characteristics를 보겠습니다. 여기서 주의깊게 봐야할 것은 우선, threshold voltage, Vt가 좌측으로 이동했다는 것입니다. 즉, 문턱전압이 작아졌다는 것이지요. 이것에 대해서는 이전 교육을 참고하시면 되겠습니다. 여기서 "문턱전압이 낮아지면 좋은거 아닌가? 저전압에서 동작하기 때문에 전력소모를 감소할 수 있는거 아니누?"라는 이상한 소리를 하시는 분들이 있을 수 있습니다. 그렇지 않습니다. 다시 그래프를 보시면 threshold voltage의 감소로 좌측 left shift를 한 것을 확인했고, 기울기는 점점 작아지고 있습니다. 이는 Subthreshold swing 특성이 안좋아졌음을 의미합니다. 기울기가 steep 할수록 좋은 것입니다. 기울기가 작아진 이유는 이전 교육에서 보았듯이, 소자 dimension이 작아지면서, 그리고 drain voltag의 증가로 인해 depletion capacitance 혹은 source/drain의 junction capacitance가 증가했고 이는 게이트 구동력이 저하됐음을 의미합니다. 그래서 subthreshold region에 off current가 channel length가 짧아짐에따라 급격히 증가한 것을 볼 수 있습니다.
그러면 "Short channel effect 때문에 threshold voltage를 낮추면 안되겠네?" 라는 질문을 하실 수 있습니다. 정확히 면접 때 받았던 질문이고요. 하지만 저는 threshold voltage를 낮추는 것이 소자 performance 향상에 좋다고 답변을 드렸습니다. 다만 전제 조건이 필요합니다. 바로 "off current는 최소화하고 on current는 최대화 시키면서"라는 말입니다. 즉, 상당히 steep한 기울기를 가지면서 threshold voltage를 작게 만들어야 합니다.
이전 "Subthreshold Swing 특성 교육"을 받으신 분은 이 답변이 50점 짜리밖에 안되는 답변이라는 것을 눈치 채셨을 것입니다. 그 이유는 Field Effect, 전계효과로 구동하는 MOSFET은 "60mV/decade"의 한계를 가지고 있기 때문입니다. 즉, 이상적인 소자를 만든다 하더라도 전달특성의 slope는 한계를 가지고 있다는 것입니다. 기생캐패시턴스가 '0'인 이상적인 소자의 threshold voltage를 낮춘다 하더라도, 위의 출력특성에서 유한한 기울기를 가지고 외쪽으로 shift하기 마련입니다. 즉, channel length가 짧아짐에 따라 FET 소자는 Leakage current에서 벗어날 수 없음을 의미하는 것이지요. 그래서 FinFET, GAAFET VTFET 과 같은 새로운 구조의 소자들이 출현하게 된 것입니다.
[꼬리 2-1]. Drain voltage 인가에 따른 MOSFET 소자의 3가지 소자 특성에 대해서 설명해보세요.
"교육생 여러분들은 Short channel effect의 원인-결과-개선사항 순으로 숙지하는 것을 추천드립니다."
Drain voltage에 증가함에 따라 1. Channel Length Modulation, CLM, 2. DIBL, 3. Impact Ionization 순으로 발생하게 됩니다. 드레인에 positive voltage가 인가됐을 때, 유효 채널길이가 짧아지면서 saturation current가 증가하는 Channel Length Modulation, CLM 현상이 발생합니다. 이후 Drain voltage가 더욱 증가하면서 source 쪽에 potential barrier를 낮춤으로써 전자가 채널로 쉽게 이동하여 누설전류를 유발하는 DIBL 현상이 생하면서 Output resistance가 감소하게 됩니다. 이후 더 강한 drain voltage가 인가되면 강한 전계에 의해 다수의 hot carrier가 생성되고 hot carrier가 결정격자와 충돌하면서 Impact Ionization이 발생하면서 급격한 전류 증가로 output resistance가 감소하게 됩니다.
ro(output resistance) : source와 drain간의 출력저항
[꼬리 2-2]. DIBL 현상을 개선하기 위한 방법에 대해서 설명해보세요.
"교육생 여러분들은 Short channel effect의 원인-결과-개선사항 순으로 숙지하는 것을 추천드립니다."
DIBL은 Channel length가 작아짐에 따라 threshold voltage가 작아지는 대표적인 Vt roll-off 현상입니다. 의도하지 않은 threshold voltage의 감소로 off current가 커지고 소자의 on/off를 제어하기 어려운 상황에 봉착합니다. 이를 해결하기 위해서는 1. 도핑, 2. Lightly Doped Drain 공정 3. SOI, FinFET 같은 새로운 구조의 소자, 3가지 기술이 채택되었습니다.
[꼬리 2-3]. Doping으로 DIBL을 개선할 수 있는 메커니즘에 대해서 설명해보세요.
누설전류를 제어하고 gate voltage의 구동력을 높이기 위해서는 oxide capacitance를 높여야 합니다. 그리고 Vt roll-off 현상의 대표적인 DIBL을 개선하기 위해서는 Depletion region, Wdep/max를 최소화시켜야 합니다. Wdep을 최소화 시키기 위해서는 Source/drain과 body의 도핑농도 차이를 줄여주어야 합니다. 그러면 drain에서 source 쪽으로 확장되는 depletion region을 최소화 시킬 수 있습니다.
Wdep을 최소화 하기 위해서는 기판 농도 Na를 높여주면 됩니다. 하지만 Doping 농도를 무작정 높이면 threshold voltage가 증가하기 때문에 gate oxide thickness를 함께 낮춰줌으로써 oxide capacitance를 높여 정전용량을 유지해야 합니다. 두 번째는 uniform body doping profile이 아닌 retrograde body doping profile을 채택하는 것입니다. 표면에 비교적 낮은 doping 농도로 기판 깊이로 급격히 높은 도핑농도를 채택함으로써 표면 불순물 산란을 줄여 캐리어의 mobility를 향상시키고, depletion region의 확장을 억제할 수 있습니다.
위 그래프는 기판 깊이에 따른 body doping 농도의 그래프입니다. Uniform doping body doping profile보다 retrograde body doping profile이 Wdmax가 더 작은 것을 확인할 수 있습니다. retrograde body doping profile은 표면쪽에 doping 농도가 낮기 때문에 불순물 산란이 적어 carrier의 mobility를 향상시킬 수 있는 장점을 가지고 있습니다. hot carrier 발생 또한 줄일 수 있는 장점을 가지고 있습니다. 하지만 steep retrograde body doping profile은 body effect에서 자유롭지 못하다는 이슈를 가지고 있습니다. 해당 내용은 "body effect와 Output characteristics" 이전 교육을 참고하시길 바랍니다.
LDD는 Lightly Doped Drain으로 n+source/drain에 n-weak doping을 함으로써 기판과 source/drain의 농도차이를 줄여 electric field를 완화시키는 방법입니다. 표면의 hot carrier 발생을 줄이고, body와 drain의 도핑농도차이가 줄어들면서 source 방향으로 depletion region의 확장을 억제합니다. 표면 doping 농도를 낮추는 steep Retrograde body doping profile 동일한 효과를 가집니다. steep retrograde doping profile이 body effect에 자유롭지 못했다면 LDD 공정이 적용된 소자는 상대적으로 Body effect를 줄일 수 있는 장점을 가지고 있습니다. 하지만 LDD 공정을 적용하면 Vt roll-off 현상을 완화할 수 있지만, 낮은 도핑 농도로 기생저항이 존재하여 On current가 감소하는 이슈가 발생합니다.
질문 3]. Subthreshold Current에 대해서 설명해보세요.
"Subthreshold Current는 이전 'Subthreshold Swing 특성'에서 다루었기에 간단하게 정리만 하고 넘어가겠습니다."
Subthreshold current는 threshold voltage 이하의 게이트전압에서 흐르는 off current의 주된 전류입니다. strong inversion, 강반전 이전인 weak inversion 약반전 상태에서 current가 발생하며, 게이트 전압이 Cox와 Cdep에 분배되고 게이트 구동력을 저하시켜 leakage current를 야기합니다. Semi long(Id)-Vgs 그래프 기울기의 역수를 subthreshod swing, SS을 통해 Subthreshold current 특성을 평가합니다. SS는 Drain current를 10배 증가시키기 위해 필요한 최소한의 gate voltage를 의미합니다. 이 값이 작을수록 작은 전압에도 큰 전류를 얻을 수 있으며 이는 곧 off current가 작다는 것을 의미합니다. (SS 값은 60mV이하로 만들 수 없음)
[꼬리 3-1]. Subthreshold region의 current를 낮추기 위한 방법에 대해서 설명해보세요.
Subthreshold Current 방정식Subthreshold swing 식
Subthreshold current를 억제하기 위한 방법은 Vt를 높이거나, SS값을 줄이는 방법이 있습니다. Subthreshold current 식을 보면 Vt가 증가함에 따라 Current가 감소하는 것을 확인할 수 있습니다. 그러나 Vt가 커지게 되면 on current도 감소하게 되고, 반도체 소자의 speed와 performance가 감소하게 됩니다. (같은 맥락으로 Vt roll-off가 발생하면 off current가 증가하는 것을 확인할 수 있습니다.) 다음은 Subthreshold swing 값을 줄이는 것입니다. S 값을 감소시키기 위한 방법은 oxide capacitance 값을 키우고 depletion capacitance 값을 줄이는 방법입니다. oxide capacitance 값을 키우기 위해 oxide thickness를 더 얇게, 혹은 high-k 소재의 gate oxide를 도입해야 합니다. 그리고 기생 캐패시턴스 성분을 최소화 시키기 위해, shallow junction depth profile을 통해 depletion capacitance 값을 감소시킴으로써 Subthreshold current를 억제할 수 있습니다.
그 외에도 MOSFET의 SS=60mV 이하로 off current를 감소시키기 위해 TFET, iFET, N-cap FET, FiNFET, GAAFET 등 새로운 메커니즘, 새로운 구조의 소자가 출현했습니다.
새로운 메커니즘, 새로운 구조의 소자는 Short Channel Effect, SCE 교육이 끝나면 다루도록 하겠습니다. 이상 교육 끝. 교관 홍딴딴이었습니다.
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