GIDL은 Gate Induced Drain Leakage로 gate oxide thickness가 얇아짐에 따라 gate voltage에 의해 형성된 강한 전계에 의해 drain 쪽으로 터널링에 의한 누설전류가 발생하는 현상입니다. gate oxide의 정전용량을 키우기 위해서 oxide thickness는 계속적으로 얇아지고 있습니다. thickness가 얇아지는 것은 channel 형성에는 좋은 영향을 미치지만, gate와 drain의 overlay된 인접부에서 GIDL 같은 이슈가 발생합니다. 특히 off 상태의 gate voltage가 인가됐을 때, 강한 drain voltage가 인가되면서 gate-oxide-drain의 계면에서 energy band의 심한 bending이 발생하고, drain의 valance band의 전자가 conduction band로 band-to-band tunneling에 의해 넘어가면서 Leakage current를 야기합니다. 이로 인해 원하지 않는 leakage current가 흐르게 되면서 소자 신뢰성을 떨어트립니다.
Gate induced Drain Leakage, GIDL의 Energy band diagram 및 schematic
[꼬리 1-1]. GIDL 현상을 개선시키기 위한 방법에 대해서 설명해보세요.
GIDL 현상은 MOSFET 소자의 off 상태인 gate voltage에 강한 negative voltage가 인가됐을 때, 혹은 drain의 강한 positive voltage가 인가됐을 때 나타나는 현상입니다. 강한 bias에 의해 계면에서 electric field 세기가 강해지면서 생기는 issue입니다. 이를 해결하기 위해서는 gate/oxide/drain 인접부의 electric field를 완화시켜야 합니다. interface의 electric field를 완화시키는 방법은 doping profile을 제어하는 것입니다. Lightly Doped Drain, LDD 공정을 적용함으로써, electric field를 완화시킬 수 있습니다. 그리고 인접부에 gate spacer를 형성함으로써, Hot carrier와 GIDL 현상을 억제할 수 있습니다.
[꼬리 1-2]. GIDL과 관련된 소자측정 방법에 대해서 알고 있나요.
MOSFET 소자의 열화측정을 통해 신뢰성을 측정하는 대표적인 방법은 NBTI, PBTI, HCI가 있습니다. MOSFET의 크기가 작아지면서 다양한 열화현상으로 신뢰성의 문제가 발생하고 있습니다. GIDL 전류는 Subthreshold current로 NBTI, PBTI 측정의 두드러지는 특성입니다. NBTI는 PMOS에 Negative bias를 인가함으로써 스트레스를 주고 시간에 따라 Subthreshold current를 측정합니다. NBTI는 게이트에 Negative bias가 인가되고, gate oxide에 양전하가 interface trap이 발생하게 되어 채널 형성을 방해하고 더 높은 threshold voltage를 요구하게 됩니다. 그 결과 드레인 전류의 절대값이 낮아지는 현상으로 performance가 저하되고 신뢰성 이슈가 발생하게 됩니다. 또한 gate와 drain 사이의 energy band는 gate voltage에 의해 휘어지게 되면서 터널링이 발생하고 GIDL 전류가 증가하게 됩니다. 그로 인해 subthreshold current (off current)의 증가로 Subthreshold Swing 특성이 저하됩니다.
MOSFET은 saturation voltage가 인가되고, pinch-off 영역이 생기면서 영역 내의 전계에 의해 전자가 drift 되면서 전류를 흐르는 동작 메커니즘을 가집니다. short channel 소자의 경우 pinch off 영역 내의 electric field가 매우 강해지면서 drift 된 전자는 매우 큰 운동에너지를 가지고 됩니다. 이렇게 pinch off 영역내에서 가속된 전자를 hot carrier라고 합니다. 이러한 hot carrier는 oxide barrier를 뛰어넘어 input impedance를 감소하거나, oxide 내에 포획되면서 threshold voltage를 증가시킵니다. 그리고 pinch off 영역 내에서 impact ionization이 발생하여 subthreshold current를 증가시켜 SS 특성을 저하시키는 문제가 발생합니다.
[세부설명] "Hot carrier Injection, HCI"에 의한 열화현상
1. Pinch off 영역 내의 강한 electric field에 의해 큰 운동에너지를 가지게 된 hot carrier는 oxide barrier를 뛰어넘을 수 있습니다. oxide barrier를 뛰어넘은 hot carrier는 gate 쪽으로 이동하면서 gate leakage current가 증가하게 되고 이는 MOSFET의 input impedance가 감소하는 것을 의미합니다.
2. Hot carrier가 oxide 장벽을 넘어 oxide 내부에 trap되는 fixed oxdie charge의 형성입니다. oxide interface charge는 보통 positive charge를 가지지만, 전자가 포획되면서 전체적인 interface charge, Qi가 감소하게 되고, 이는 flat band voltage에서 Qi가 감소하므로 Flat band voltage가 증가하게 되면서 Threshold voltage 또한 증가하게 됩니다. Flat bnad Voltage, Vfb
3. hot carrier는 SiO2와 Si의 계면의 결합을 퐈괴하고 interface state를 만들 수 있습니다. Si-SiO2의 결합이 파괴되면서 생성된 interface state가 증가하게 되면서 기생 capacitance 성분이 증가합니다. 그로 인해, subthrshold swing이 증가하고 이로인해 결국 threshold votage 또한 증가하게 됩니다.
"Cdep (↑) → S (↑) = 60mV[1+Cpara(↑)/Cox] → Subthreshold current (↑) → Vt >5S"
S는 Vt의 최소값을 정의할 수 있습니다. 그렇기 때문에 S값이 증가하면 threshold voltage가 증가한다는 것을 'Subthreshold swing 특성' 교육 때, 배웠습니다. 이전 교육을 참고해주세요.
4. 강한 운동에너지를 가진 hot carrier가 pinch-off 영역 내의 결정격자와 충돌하여, Si 원자가 이온화되고 EHP를 형성합니다. 형성된 EHP는 pinch off 영역 내의 강한 전계에 의해 다시 가속되고 이 메커니즘을 반복함으로써 기하급수적으로 drain current가 증가하는 impact ionization이 발생할 수 있습니다.
생성된 EHP에서 hole은 gate 전압의 영향을 받아 body 쪽으로 흘러 substrate current를 생성합니다. substrate current는 단일 소자 관점에서는 무시할 정도의 작은 전류이지만 고집적화된 회로의 관점에서 봤을 때, 수많은 MOSFET에서 생성된 Substrate current는 무시할 수 없으며 회로의 noise를 발생시킵니다.
[꼬리 2-1]. Hot carrier injection을 개선시키기 위한 방법에 대해서 설명해보세요.
Hot carrier에 대한 이슈를 개선하기 위해서는 계면의 electric field를 완화시키는 방법입니다. hot carrier는 drain voltage에 의해 형성된 pinch off 영역 내의 강한 electric field에 의해 생성됩니다. vertical retrograde body doping profile을 채택하여, 표면 쪽 도핑농도를 감소시켜 electric field를 완화시키거나 Lightly doped drain, LDD 공정을 적용시킴으로써 electric field를 완화시키는 방법이 있습니다. 그리고 Hot carrier가 gate oxide의 trap돼서 원하지 않는 threshold voltage를 증가시키는 이슈를 방지하기 위해 gate spacer를 형성함으로써 hot carrier에 의한 소자 열화현상을 억제할 수 있습니다.
[세부설명] Hot carrier effect를 감소시키는 또 하나의 방법은 더 강한 gate voltage를 인가하는 것입니다.
고정된 Drain voltage에서 Gate voltage를 4V에서 11V로 증가시켰을 때, substrate current가 감소하여 hot carrier effect가 감소한 것을 확인할 수 있습니다. hot carrier는 pinch off 영역 내에 강한 전계에 의해 생성됩니다. pinch off 영역은 drain voltage, Vds=Vgs-Vt 일 때, 형성되는데 Vgs를 높임으로써 channel 내의 전자 밀도를 높이고 hot carrier를 생성하는 pinch off 영역을 제거함으로써 linear 영역에서 동작하게 되면서 hot carrier effect를 감소시킬 수 있습니다.
[Summary]
Issue of 'Hot Carrier Effect'
Source와 Drain의 간격, channel length가 짧아짐.
Pinch off 영역 내에 Carrier에 가해지는 전계가 커짐에 따라 높은 운동에너지를 가진 전자가 드레인으로 가속됨.
이동하던 와중 gate voltage에 의한 수직 electric field에 의해 캐리어가 oxide 쪽으로 당겨짐
carrier가 gate oxide 내부로 주입되어 trap 발생 or pinch off 영역 내에서 impact ionization에 의한 avalanch breakdown 발생.
substrate current 증가 (Noise ↑)
oxide 내부에 trapped charge에 의해 threshold voltage 증가.
MOSFET 신뢰성 및 수명 감소
Solutions
근본적인 원인은 Drain side의 높은 electric field.
drain side의 electric field를 낮춰야 함.
PN Junction에서 p-type / n-type의 도핑농도 차이를 줄이면 peak electric field가 낮아짐.
Drain doping 농도를 낮추면 electric field가 감소됨 : but, source 및 drain의 저항 증가
Drain current 감소 → MOSFET performance 저하.
Drain 전체 doping 농도를 감소시키는 것이 아닌 Lightly Doped Drain, LDD 도입
여기까지 GIDL과 Hot carrier에 대한 내용이었습니다. 오늘 하루도 고생 많으셨습니다. from 교관 홍딴딴
최근댓글