TSMC 2nm N2 공정, 그들만의 경쟁력은 무엇일까요?. 면접 전에 꼭 한 번 읽고 가야 할 내용

이전 게시글은 TSMC 2nm 공정의 전반적인 소자 특성에 대해서 다루어 보았는데요.
2nm 공정 개발과정의 Challenge와 이를 어떻게 극복해냈는지는 내부 보안 규정상 오픈하지는 않았으나 모두가 알고 있는 내용을 다시 한 번 짚어 보도록 하죠.

---

2nm N2 공정에 접목한 Advanced Packaging 기술

TSMC가 발표한 2nm N2 공정에 대한 Promotion 자료를 보면 가히 놀랍습니다. TSMC는 앞서 설명했던 2nm node 전공정 특성 외에도 Advanced Packaging 기술을 접목시켜 세상을 놀라게 했습니다. 특히, 하이브리드 본딩의 간격을 9um에서 4.5um로 Shrink 하면서 그 성과에 모든 이들의 이목을 집중시켰습니다. 하이브리드 본딩은 여러분들도 삼성전자와 SK하이닉스의 HBM 관련 글을 보면 쉽게 접할 수 있었을 것입니다. 하이브리드 본딩 기술은 HBM와 같이 Stack 단수 경쟁이 과열되는 시점에서 점점 더 중요해지고 있고 정보 이동 속도와 전력 효율을 효과적으로 개선시킬 수 있으나 공정 난이도가 높아 차세대 기술로 분류되고 있습니다. 

Tip : Advanced Packaging "하이브리드 본딩"
하이브리드 본딩은 반도체 패키징 기술 중 Chip과 Chip을 직접 연결하는 기술입니다. Chip과 Chip을 연결하는 방식은 기존에도 존재했었는데요. 기존의 단순 기계적 / 화학적 결합과는 달리 하이브리드 본딩은 Cu와 Dielectric을 동시에 접합하여 높은 신뢰성과 성능을 보장하죠. 

하이브리드 본딩은 Cu/Cu 본딩을 통해 신호 전달 속도가 빠르고, 전력 손실을 효율적으로 감소시킬 수 있습니다. Cu/Cu의 기존 접합 방식 보다 열 전달 효율이 높아 고온 환경에서도 안적적인 동작을 보장하며, 더 얇게 쌓을 수 있어 HBM과 같이 Stack 단수의 경쟁이 과열되고 있는 시점에서 하이브리드 본딩을 통해 그 단수의 한계를 지속적으로 갱신하고 있죠. 

물론 Cu와 Dielectric 간 열팽창 계수가 달라 접합 과정에서 공정적 Challenge가 있으며, Stack 단수가 점점 더 높아지는 만큼 I/O 수도 많아지기에 Align 이슈가 발생할 수 있습니다. 뿐만 아니라 Plasma 공정, CMP, Annealing 등 공정 복잡도가 증가한다는 점도 있죠. 

• TSMC는 SoIC라는 이름으로 메모리 뿐만 아니라 System IC 공정에도 하이브리드 본딩 기술을 적용하였습니다. TSMC가 발표한 하이브리드 본딩으로 접합하는 Chip과 Chip 사이 배선 간격을 기존 9um / Chip과 기판 사이의 배선 간격 6um를 4.5um 이하까지 좁힐 수 있다고 발표했습니다.
  
  
• 기존의 Bump를 사용했다면 각 배선의 간격은 50um 수준인데, 이를 4.5um로 구현했다는 것 자체가 기술적 혁신이라고 할 수 있죠. TSMC는 이 간격을 최대 3um까지 Shrink할 계획을 가지고 있다고 하더라구요.
  
  
• 점점 더 중요해지는 Advanced Packaging 기술이 반도체 업계의 기술 경쟁력으로 자리 잡게 된 것은 TSMC의 역할이 컸습니다. TSMC는 AMD의 SRAM과 SoC의 하이브리드 본딩, NVIDA의 GPU와 HBM을 결합하는 2.5D Packaging 등을 주도하고 있죠. 

자료출처 : TSMC / 서울경제

---

2nm N2 공정의 핵심 : EUV 극자외선 노광 공정

• 파운드리의 일반적인 공정 Roadmap을 보면 3nm 이하부터 EUV 노광 기술이 도입됩니다. 2nm 공정에서 EUV 노광 기술 역시 아주 중요한 포션을 차지하고 있습니다. TSMC는 고도화된 EUV 공정이 Chip의 성능 개선에 중요한 역할을 했다고 강조했습니다. 특히, System IC의 Middle of Line (MOL) 공정에 대해서 이야기 해보죠.
  
  
• 이전 장에서 다루었지만, 공정의 경쟁력은 Low Power, High Performance, Area (PPA)로 평가할 수 있다고 말씀드렸습니다. 이때, PPA 경쟁력을 향상시키기 위해서는 Logic 연산을 하는 Transistor의 특성이 매우 중요하죠. System IC에서는 이러한 Logic Tr.도 중요하지만 Tr.에 Singal과 Power를 전달하는 배선 공정 역시 경쟁력에 있어 중요한 Portion을 차지하고 있습니다. 

• 특히 미세 공정에서의 주요 Challenge 중 하나는 MOL에서의 Signal 전달 속도를 개선하는 것입니다. TSMC는 MOL의 신호지연의 이슈를 노광공정에서 Solution을 찾았다고 합니다.  MOL은 FEOL 공정만큼의 미세공정이 요구됩니다. 그래서 EUV 노광공정이 적용되죠. EUV 노광공정 이전에는 Double Patterning과 Multi-Patterning 기술이 적용되었습니다.

 

• Double Patterning 공정은 다수의 Mask를 사용하여, 미세 Pattern을 형성하는 것인데요. Pattern이 점점 더 미세해지다 보니 Mask 간 Align 이슈가 발생하였습니다. 그래서 Self-aligned의 개념을 도입하여 Spacer 형성을 통해 Half-pitch, Quadruple Pitch의 미세 Pattern을 구현하는 Multi-Patterning 기술이 적용되었죠. 하지만, Fine Pitch 구현을 위해 점점 더 공정 Step이 증가하면서 여러 이슈가 발생하게 되죠. Double Patterning / Multi-Patterning 공정으로 미세 패턴 구현 시 비이상적으로 배선 간 사이가 가까워지면서, 배선 간 절연 역할을 하는 Dielectric 형성 시 Capacitor 구조가 되어 기생 Cap. 성분이 증가하게 되고 RC Delay가 심화되어 데이터 전달 속도가 느려지게 되죠.  

• 이러한 공정적 이슈를 EUV 노광기술을 통해 미세한 Pattern을 정교하게 단 한 번의 노광을 통해 해결한 것이죠. MOL 공정에 ArF Multi Patterning 공정이 적용된 3nm 공정 대비 EUV가 적용된 2nm N2 공정의 기생 정전용량이  크게 감소한 것을 확인할 수 있습니다. 기생 Cap.의 감소로 RC Delay가 개선되면서 Logic Tr.의 Performance와 별개로 Speed를 개선할 수 있게 되었습니다. 

• 또 한 가지 2nm node 공정은 소재의 혁신이 담겨져 있습니다. 일반적으로 MOL에 사용되는 배선 물질인 Tungstein의 경우 TiN와 같은 Barrier Metal이 필요합니다. 제가 예전에 이 Barrier Metal에 대해서 심도있게 다루었었는데요. Barrier Metal은 금속 간 확산을 방지하여 화학적 반응을 억제하는 중요한 역할을 한다고 했습니다. 하지만, 미세공정에서 이 Barrier Metal은 참으로 골칫덩어리 입니다. 그 이유는 바로 Barrier Metal의 저항이 너무 크다는 것이죠. 
  
  
• 이를 개선하기 위해 반도체 엔지니어들은 Barrier Metal을 얇게도 만들어보고, Barrier Metal이 없는 BMless 소재를 찾아내는 데 정말 많은 시간과 노력을 기울이고 있습니다. 그런데 TSMC가 Barrier Metal 없이도 Tungstein 단일 소재만으로 MOL 공정을 구현하였습니다. 이는 참으로 놀라운 결과라고 할 수 있습니다.  Tungstein을 Barrier Metal 없이 증착할 경우, HF가 부산물로 형성되는데, 이 HF가 인접 Dielectric이나 다른 Metal과 반응하여 여러 불량을 만들어 내기 때문이죠. 즉, TSMC는 HF를 부산물로 만들어내는 기존의 Tungstein 전구체가 아닌 신소재를 통해 BMless Tungstein을 구현한 것이죠. 
  
  
• TSMC는 이러한 신공정을 통해서 기존 대비 Gate 쪽 저항을 55% 개선했으며, Data 이동 속도를 6.2%나 향상시켰다고 발표했습니다. 

---

2nm N2 공정, 초고용량 SRAM 최대 수율 90% 

System IC에서 SRAM은 정말 중요한 역할을 하죠. 여러분들도 아시다시피 SRAM은 6개의 Tr.로 구성된 Flip-Flop 구조의 회로를 사용하여 Data를 읽고 쓰는 Memory죠. 시스템반도체 안에서 정보를 기억하는 Cache Memory라고 하면 익숙하시겠네요. SRAM 같은 경우는 매우 빠른 데이터 Access 속도를 가진다는 것이 큰 장점이지만, Tr.에 전원이 공급되는 동안 데이터를 유지하기에 전력소비가 높으며, 면적을 많이 차지한다는 단점이 있어, 대용량 Data를 처리하는 장치로는 DRAM이 더 많이 사용되죠. 그러면 여러분들은 '아니, SRAM 말고 DRAM 사용하면 되는 거 아닌가?'라는 의문을 가질 수 있을텐데요. 시스템 반도체에는 저장용량보다는 빠른 Data 접근 속도가 더욱 요구되기 때문이죠. 그래서 CPU의 Cashe와 같은 Application으로 사용됩니다. DRAM의 경우 주기적인 Re-fresh가 필요하며, Capacitor 형성, 상대적으로 느린 데이터 접근 속도로 인해 SRAM보다는 시스템반도체에서 경쟁력이 떨어지죠.

• TSMC는 7nm 공정에서 mm2당 25MB 집적도를 구현했다면, 2nm N2 공정에서 ~38MB의 초고용량 SRAM을 제공한다고 합니다. 집적도가 약 52% 증가한 셈이죠. 뿐만 아니라 고온/저온 테스트에서 1,000시간을 버티는 등 IP Qual.도 마무리된 상황인 것 같습니다. 즉, 높은 신뢰성까지 확보했다는 것이죠.
  
  
• TSMC는 GAA 구조의 Tr.로 구현한 2nm N2 공정에서 초고용량 256MB SRAM의 수율을 80~90%까지 나온다고 발표했습니다. 초고용량의 SRAM은 Mobile, Server Application의 빅테크 기업 고객들을 겨냥한 것이라고 할 수 있죠. 뿐만 아니라, 2nm N2 공정 적용 시스템반도체는 5세대 HBM (HBM3E), LPDDR6 등 차세대 AI 반도체를 겨냥한 Mobile DRAM과도 잘 호환될 수 있다고 자신했습니다.