[반도체 소자] 3nm/2nm 공정 GAAFET, 반도체 산업

 

글로벌 반도체 업계는 3nm 공정 양산을 발표하면서 경쟁이 심화되고 있습니다. 이전 교육까지 2차원 소자부터 Short Channel Effect, 극복사항, 3D 구조의 소자, 차세대 소자까지 다루어보았습니다. 이번 교육에서는 반도체 산업의 tech node의 흐름에 대해서 다루도록 하겠습니다.

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"더이상 tech node를 줄이는 것이 소자 성능 향상의 방법이 아니다"

현재 반도체 업계는 3nm 및 2nm의 tech node에서 프로세스와 반도체 칩을 개발하기 위해 경쟁하고 있습니다. 하지만 이러한 기술을 양산에 적용하기 까지 비용이 많이 들고 고도의 기술력이 요구됩니다. tech node가 작아질수록 소자의 성능이 향상되고 전력 및 면적이 감소하지만 이러한 개선의 유일한 방법은 아니라고 생각합니다. 

반도체 소자를 소형화하는 것이 전체 시스템의 데이터 이동을 최소화하는 것보다 전력소모 감소에 유익하지 않을 수도 있습니다. 그래서 다양한 유형의 고급 패키징 기술과 하드웨어 및 소프트웨어의 긴밀한 통합, 다양한 ㅇ데이터 타입 및 기능을 처리하기 위한 처리요소와 같은 특정 응용프로그램을 위해 장치가 설계 되어있기 때문에 많은 요소와 옵션을 고려해야 합니다. 

4차 산업혁명의 도래로 많은 device가 연결되고 그로 인해 생산되는 데이터가 기하급수적으로 증가함에 따라 이전의 하드웨어의 변화가 아닌 과거에 경험했던 것과 다른 컴퓨팅 기술을 요구하고 있습니다. 그래서 인공지능 AI와 같은 새로운 기술력들이 요구되고 있습니다.

트랜지스터의 소형화로 지속적으로 성능개선을 하는 것도 중요한 이슈이지만 마지막 제품의 성능을 극대화시키는 방법 중에 하나일 뿐입니다. 전체 프로세스 기술에서 설계의 최적화, 하드웨어와 소프트웨어의 최적화, 인공지능 AI와 새로운 컴퓨팅 기술들을 끊임없이 개발해야 합니다.

• "삼성전자 VS TSMC"
  현재 삼성전자는 FinFET 기반 7nm, TSMC는 FinFET 기반 5nm에서 반도체 칩을 생산하고 있습니다. 삼성전자는 3nm부터는 nanosheet를 이용한 Multi-Bridge Channel FET, MBCFET이라는 삼성의 독자적인 기술의 GAAFET 기술을 적용시킨다고 발표했습니다. 인텔 또한 GAA기술을 개발중에 있으며, TSMC는 FinFET 아키텍처를 3nm로 확장 한 다음 2nm 부터 GAA 기술을 적용할 계획이라고 발표했습니다. 최근 IBM은 nanosheet 기술을 사용한 2nm 반도체 공정기술을 발표한적이 있습니다. 
• "노드의 숫자는 무엇을 의미하는가?"
  노드의 숫자는 기존에는 gate length를 기반으로 했습니다. 1.0um 노드 기술은 gate length가 1.0um인 Trasnsistor를 생산한 것입니다. 하지만 시간이 지남에 따라 gate length에 대한 확장이 느려지고 tech node와 gate length는 일치 하지 않게 됩니다. 현재의 tech node의 정의는 소자의 gate length가 아닌 '세대'에 더 가까운 의미로 간주됩니다. 그리고 단순히 반도체 공급업계의 마케팅 용어가 되어버렸습니다. 최근 인텔은 tech node를 따라가지 않고 인텔사의 독자적인 네이밍을 사용하면서 기술로드맵을 발표했습니다. 그럼에도 tech node의 확장은 소자의 성능을 향상시키고, 전력효율을 높이며 비용을 낮출 것이라는 기대를 가지고 있습니다. 
  
  
• "Tech node에 다른 공정기술"
  기존 평면형 단일게이트 구조의 소자를 생산하면서 이미 10년 전에 20nm에 한계에 부딪혔습니다. 28nm/22nm 이상의 칩에서는 여전히 평면 구조의 소자기술을 적용하지만 sub-20nm 이하에서는 적용하기 어렵게 됐습니다. 그래서 2011년 인텔은 22nm에서 FinFET 기술을 도입했고 파운드리에서 16nm/14nm FinFET이 적용되었습니다. FinFET 기술을 적용하면서 반도체 칩의 소형화가 이루어졌고, 소자 성능도 향상시킬 수 있었지만 소자 dimension이 더욱 미세화되면서 복잡해진 설계로 인해 비용이 증가하는 문제가 발생했습니다. IBS의 CEO인 Handel Jones는 "28nm 의 칩을 설계하는 경우 4천만 달러의 비용이 든다면 주요 7nm device를 제조하는데 2억 1,100만 달러가 들어간다고" 말했습니다. sub 7nm 이하에서 다시 누설전류의 이슈가 발생했고, 소자의 성능 저하가 시작됐습니다. 
• "FinFET의 한계" 
  FinFET은 제조측면에서 복잡한 프로세스와 새로운 재료 및 추가적인 공정이 요구됐고, 이는 모두 비용을 증가시키는 결과를 초래했습니다. 최근 5nm 공정기술이 적용하기 위한 웨이퍼를 비교하면 45nm에 비해 비용이 5배 증가하는 것을 알 수 있습니다. 이는 필요한 처리 단계가 많기 때문입니다. 
  
  
• "GAAFET의 도입"
  반도체 tech node가 3nm 이하에서는 scaling이 점점 더 어려워지고 있습니다. IBS에 따르면 3nm 칩 설계를 개발하는데 필요한 비용은 5nm의 경우 4억 1,6000만 달러에 비해 3nm는 5억 9천만 달러입니다. 이러한 측면에서 파운드리사의 고객은 3nm에서 두 가지의 어려운 선택과 다양한 절충안을 제안할 수 있습니다. TSMC는 5nm의 FinFET의 크기를 줄여 3nm로 확장하여 기존 공정아키텍처를 기반으로 전환활 계획입니다. 하지만 이는 단기적인 전략입니다. FinFET은 Fin의 폭이 3nm와 동일한 ,5nm에서 이미 한계에 봉착했습니다. 새로운 IDRS 문서에 따르면 3nm 노드는 (gate length : 16-18nm, gate pitch : 45nm, 금속 pitch : 30nm) / 5nm 노드는 (gate length : 18-20nm, gate pitch : 48nm, 금속 pitch : 32nm)에 해당합니다. TSMC는 FinFET 제조의 벽에 부딪히면 nanosheet 기술로 전환할 계획입니다. 삼성전자는 3nm 부터 nanosheet FET으로 전환한다고 발표했습니다. IBS에 따르면 22년 4분기 생산 예정입니다.
  
  
• "Nanosheet FET"
  IBS에 따르면 TSMCS는 2024년에 2nm에서 nanosheet FET 생산을 계획하고 있습니다. 현재 인텔 또한 GAA 기술을 개발하고 있습니다. nanosheet는 구조의 4면을 게이트가 둘러싸는 구조로 FinFET보다 전류를 보다 확실하게 많이 제어할 수 있습니다. fINfet에 비해 게이트 구동력이 높으며, stacking 기술이 적용된 GAA nanosheet FET은 더 높은 유효 채널 면적 때문에 높은 DC 성능을 제공합니다. 또한 FinFET의 소자 폭은 양자화되어 설계의 유연성에 영향을 미치는 반면 Nanosheet FET은 Transistor의 sheet의 너비를 조절할 수 있습니다. 즉, sheet 너비가 넓을수록 더 많은 구동전류와 높은 성능을 제공합니다. 넓은 범위의 nanosheet 폭의 조절은 FinFET보다 더 넓은 설계 유연성을 제공합니다.
  
  
• "최초의 3nm Device"
  최근 삼성은 3nm nanosheet 기술 기반의 6T SRAM을 개발했습니다. SRAM의 Scaling은 device 소형화에도 불구하고 bit line, BL의 저항증가로 스펙업의 한계에 도달했습니다. 이에 대응하여 삼성은 적응형 듀얼 BL 및 셀 전력 지원회로를 통합한 SRAM을 개발했습니다. 삼성의 송태중 연구원은 "전력, 성능, 면적뿐만 아니라 SRAM의 마진을 자유롭게 향상시킬 수 있는 GAA SRAM 설계 기술이 제안된다"고 말했습니다. 
  
  
• "IMB 2nm 반도체기술"
  최근 IMB은 2nm 반도체 공정기술을 발표햇습니다. nanosheet FET 기반으로 최대 500억 개의 트랜지스터를 집적하면서 각 transistor는 3개의 nanosheet로 구성되어 각가의 너비는 14nm, 높이는 5nm 입니다. 아직은 연구단계에 있지만 IBM은 24년 기술 적용을 목표로 하고 있습니다. 하지만 2nm 공정 기술에도 아직 해결해야 할 이슈가 존재하다고 합니다. 가장 큰 문제는 누설전류이며, 전력을 줄이는 방법, nanosheet 두께가 5nm이고 channel length가 12nm일 때 작은 dimension에서 성능을 어떻게 개선할 것인지. 이전 노드에 비해 우수한 성능의 소자를 최적화 할 것인지 입니다. 
  
  
  
• "Nanosheet 제조하기 어려움."
  nanosheet FET은 기판에서 초격자 구조를 형성하는 것으로 시작됩니다. 기판에 Si-Ge과 Si을 교대로 에피성장합니다. 이를 위해서 극도의 공정제어가 요구되고, Si/SiGe 쌍의 두께와 구성에 대한 인라인 모니터링이 필수적으로 요구된다고 합니다. 이런 매개변수들은 performance와 수율의 핵심으로 작용합니다. 

 

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