오늘은 이전까지 다루었던 Short Channel Effect를 정리하면서 Bulk MOSFET의 전체 Leakage Current Mechanism과 이를 개선하기 위한 방법에 대해서 다루어보도록 하겠습니다. 더 자세한 설명은 [반도체 소자] 카테고리 게시글을 참고해주세요!
[Leakage Current Mechanism in MOSFET] Leakage Current Mechanism in MOSFET ① PN Junction Reverse Bias Current (I1)
② Gate Oxide Current (I2)
③ Subthreshold Current & Drain Induced Barrier Lowering, DIBL (I3)
④ Gate Induced Drain Leakage, GIDL (I4)
⑤ Punch Through Current (I5)
⑥ Hot Carrier Injection (I3, I4, I6)
[질문 1]. 현대 반도체 소자 공정의 이슈와 Leakage Current에 대해서 설명하세요
최근 반도체 업계는 3나노 공정에 대한 경쟁이 불붙은 상태입니다. 미세화 트랜드에 따라서 소자 Dimension이 점점 작아지고 누가 더 작게 반도체를 만드는 것이 기업 경쟁력 뿐 아니라 국가 경쟁력에 이르게 되었습니다. 반도체 관련 기사 내용을 보면 삼성전자는 7nm FinFET, TSMC는 5nm FinFET 기술을 적용하여 양산에 성공했고, 최근 3nm 노드 경쟁에서 TSMC는 기존 FinFET 아키텍처를 그대로 적용하고, 삼성전자는 3nm에 Gate-All-Around, GAA 기술을 적용한다고 발표했습니다. Sub-20nm 노드 이하에서는 기존에 우리가 익히 알고 있는 평면 Bulk MOSFET은 찾아볼 수 없습니다. 그 이유가 바로 Leakage Current 이슈 떄문입니다. 우리는 공정에니지어로서 Leakage Current의 Mechanism을 바로 이해하고 이를 개선시키기 위해 어떤 공정이 채택되었고 차세대 기술들이 어떤 방향으로 나아가고 있는지 반드시 숙지할 필요가 있다고 생각합니다.
[질문 2]. PN Junction Reverse Bias Current에 대해서 설명하세요
Bulk NMOSFET의 Structure을 보면, 전기적 특성을 부여하기 위해 Drain은 n-type, Body는 p-type으로 불순물 Doping 되어 있습니다. MOSFET 소자에 Current를 제어하기 위해 Drain에 Positive Bias가 인가되고, Drain과 Body의 관점에서 보았을 때, PN Junction에 Reverse Bias를 인가됩니다. 그로 인해, Body 방향으로 Depletion Region이 확장되면서 내부에서 Electron-Hole Pair, EHP가 열적 생성됩니다. 그리고 각각의 각 영역의 Minority Carrier과 Diffusion 혹은 Depletion Region 내에서 Drift 되면서 Leakage Current를 발생시킵니다. 더 강한 Drain Bias가 인가되면 Energy Band가 Bending이 심하게 일어나면서 Band-to-band Tunneling이 발생하여 Leakage Current에 기인하게 됩니다. 원하지 않는 Current가 흐르기 때문에 전력소모가 심하며, 이를 개선하기 위해서는 더 높은 Energy Bandgap을 가지는 소재를 사용하거나, Si의 경우 EHP를 생성하는 Trap Density를 정밀하게 제어할 필요가 있습니다.
[PN Junction Reverse Bias Current]
위 Graph는 PN Diode의 I-V 관계입니다. PN Diode는 Forward Bias 인가시에만 Current가 흐르는 정류 역할을 하는 반도체 소자입니다. 하지만 자세히 보시면 Off state에서 미세한 Leakage Current가 흐르는 것을 확인할 수 있습니다. Si의 경우 20uA 이하의 미세 전류가 흐르고, 이는 우리가 스마트폰이나 전자기기를 사용하지 않았음에도 베터리가 방전되는 이유 중에 하나입니다.
그리고 Reverse Bias를 더욱 강하게 인가하면, Breakdown 현상이 발생합니다. Breakdown 현상은 보통 급격한 전류 증가로 인해 전류를 제어할 수 없는 상황을 의미합니다. Breakdown은 'Zener Breakdown', 'Avalanche Breakdown'으로 구분 할 수 있습니다. 이 두 Breakdown의 차이를 간단하게 말씀드리면, Zener Breakdown은 Charge Carrier가 Tunneling을 통해 Potential Barrier를 넘어가면서 전류를 제어할 수 없는 상황입니다. Avalanche Breakdown은 Carrier가 강한 운동에너지를 가지고 Depletion Region을 통과하면서 격자 원자와 충돌하게 됩니다. 충돌된 원자는 이온화되어 EHP가 생성하고, 이러한 현상이 연쇄적으로 일어나면서 전류가 급격히 증가하여 제어할 수 없게 됩니다. 즉, Avalanche Breakdown은 Impact Ionization에 의해 발생하는 현상이라고 할 수 있습니다.
[질문 3]. Gate Oxide Leakage Current에 대해서 설명하세요
Gate Oxide Current는 Carrier가 Gate Oxide Barrier를 넘어서면서 발생하는 Leakage Current입니다. 우선 Gate Leakage Current는 Input Impedance를 낮추는 Issue가 발생합니다. Gate Oxide Leakage Current는 온전히 Tunneling에 의해 Current가 생성됩니다. 소자 Dimension이 점점 작아지면서 Oxide Thickness 또한 수nm 수준으로 매우 얇아지고 있습니다. 그로 인해, Channel 내에 Carrier들이 Gate Bias에 의해 생긴 Electric Field에 의해 Oxide Potential Barrier 극복하면서 Gate에 Leakage Current가 발생합니다. Gate Oxide Current를 억제하기 위해서는 Oxide Capacitance, Cox를 높이기 위해 Physical Thickness를 줄이는 것이 아닌 High-k 소재를 적용함으로써 Electrical thickness를 줄이는 방향으로 가야 합니다.
[Gate Oxide Leakage Current] Fowler Nordheim Tunneling vs. Direct Tunneling
위 그림을 보시면 Fowler Tunneling 과 Direct Tunneling이 있습니다. FN Tunneling은 보시는 것과 같이 '삼각형' 모양의 Potential Barrier에서 Tunneling이 발생합니다. Direct Tunneling은 '사다리꼴' 모양의 Potential Barrier를 Tunneling 합니다. 조금 더 물리적으로 설명하자면, FN Tunneling은 Oxide에 가해진 Electric Field가 강할 때, 발생하는 Tunneling이고, Direct Tunneling은 Oxide Thickness가 매우 얇을 때, Direct로 Tunneling이 발생합니다. 이러한 관점에서 미루어 보면, FN Tunneling은 위에서 말한 PN Junction에 강한 Reverse Bias가 인가됐을 때, Tunneling 확률이 높아지고, Direct Tunneling은 소자 Dimension이 작아지면서 Tox가 얇을 때, Channel 내에 Carrier가 Oxide Barrier를 뚫고 넘어가면서 Gate Oxide Leakage Current가 발생하게 됩니다.
[질문 4]. Subthreshold Current에 대해서 설명하세요
Subthreshold Current는 Off-state Current에 주성분으로 Vth 이하 영역에서 발생하는 Current입니다. Subthreshold Current는 Strong Inversion이 아닌 Weak Inversion에서 주로 발생하며, Channel Length가 감소함에 따라 'Charge Sharing Effect'에 의해 Vth 감소하는 Vt roll-off 현상에 의해 Gate 구동력이 감소하면서 생기는 Leakage Current입니다. 소자 Dimension이 작아지면서 Parasitic Capacitance, Cpara 성분이 급격하게 증가하게 됩니다. 그러면 Gate Voltage가 Oxide Capacitance 외에 Depletion Capacitance, Junction Capacitance 등 Parasitic Capacitance에 전압이 분배되면서 분배된 전압은 열적 EHP를 생성하게 되고 Leakage Current가 증가하게 되는 것입니다. 이러한 특성은 Subthreshold Swing, St로 설명할 수 있습니다. St는 Log(Id)-Vgs curve의 Slope의 역수 값으로 St값이 클수록 Off Current가 증가하면서 소자의 On/Off 특성이 저하됩니다.
[꼬리 4.1.] Charge Sharing Effect에 대해서 설명하세요
Charge Sharing Effect에 대해서 설명드리겠습니다. NMOS 기준 Gate Voltage를 인가하면 이를 상쇄시키기 위해 Dopant 원자들이 이온화되면서 Depletion Region을 형성합니다. Depletion Region이 확장되면서 Wdmax에 도달하게 되면 더 이상 Gate Voltage를 상쇄시킬 수 없게 되어 Minority Carrier가 Interface로 이동하여 Inversion Layer를 형성하게 됩니다. 이때, Source/Drain과 Body는 PN Junction을 이루며 역시 Depletion Region을 형성합니다. PN Junction에 의해 형성된 Depletion Region이 Channel 영역과 겹치면서 Charge를 공유하게 됩니다. 좀 더 간단하게 설명드리자면, Long Channel Device의 경우 Channel 내 Minority Carrier를 100개 정도 모아야 한다고 가정했을 때, PN Junction에 의해 공유된 Charge 4개에 의해 (100 - 4 = )96개의 전자만 모으면 됩니다. 그러면 Long Channel Device는 공유된 Charge의 비중이 그리 크지 않기 때문에 4% 정도 감소했습니다. 하지만 소자 Dimension이 작아지면서 Channel Length가 짧아졌고, Gate Voltage를 인가하여 10개의 Carrier만으로 Channel을 형성할 수 있다고 가정해봅니다. 그러면 10개에서 Source/Drain과 Body의 PN Junction에 의해 4개의 Charge가 Sharing 되고, (10 - 4 = ) 6개의 전자를 끌어모을 더 작은 Gate Voltage가 요구됩니다. 즉, Threshold Voltage가 40% 감소하게 된 것입니다. Short Channel Device의 경우 공유된 Charge의 비중이 커지게 되면서 그 만큼 더 적은 Threshold Voltage가 요구되고 이는 Channel Length가 짧아지면서 Threshold Voltage가 작아지는 대표적인 Vt roll-off 현상이라고 할 수 있습니다.
Charge Sharing Model in MOSFET
[꼬리 4.2]. Subthreshold Swing, St에 대해서 설명하세요
Subthreshold Swing, St는 log(Id)-Vgs Curve에서 Slope의 역수를 나타냅니다. Drain Current를 10배 증가시키기 위한 최소 Gate Voltage이며, 단위는 mV/Decade입니다. 이 의미의 동치로 St가 클수록 Off-state Current가 크다는 것을 의미하며, 최소 Threshold Voltage로 St의 증가는 더 큰 Vt 전압을 요구한다는 것을 의미합니다. Subthreshold Swing, St는 "2.3kT/q(1+η) = 60mV(1+η) =3Tox/Wdmax"입니다. 이때, η는 Body Factor Coefficient, 바디효과계수로 η=Cdep/Cox로 표현합니다. 여기서 우리는 2가지를 유추할 수 있습니다. St를 개선시키기 위해서는 Depletion Capacitance, Cdep을 줄이거나, Oxide Capacitance, Cox를 향상시켜야 합니다. 그래서 Retrograde Non-uniform Body Doping Profile, Shallow Junction Depth Xj(↓)을 통해 Cdep을 감소시키거나, Oxide Thickness, Tox를 감소 혹은 High-k 소재를 도입하여 Oxide Capacitance를 높이는 기술이 채택된 이유입니다. 또 한 가지는 Depletion Capacitance를 Zero로 만든다고 하더라도 St를 60mV/decade 이하로 줄일 수 없습니다. 이는 유한한 Slope를 가진다는 것을 의미합니다.
[꼬리 4.3]. Subthreshold Swing, St를 줄이기 위한 방법에 대해서 설명하세요
Subthreshold Swing은 앞서 말씀드린 대로 60mV/decade 한계를 가집니다. 그 이유는 바로 Source에서 Channel로 Carrier가 Diffusion되어 Injection 되기 떄문입니다. MOS Capacitor 2단자 소자를 사용할 시 Body 내에 Generation에 의해 Channel을 형성하는데 오랜 시간이 걸립니다. 그래서 MOS Capacitor는 kHz의 느린 Switching 속도를 가집니다. MOSFET 소자는 고농도로 Doping 된 Source/Drain 단자를 추가함으로써 Channel에 직접적으로 Carrier를 주입하기 떄문에 GHz의 고속 Switching 동작이 가능한 것입니다. 하지만 소자 집적도가 높아지고 더 높은 성능의 소자를 요구하기 떄문에 Field Effect로 동작하는 Transistor는 60mV/decade에 봉착하게 되었습니다. 기존 MOSFET은 모두 Subthreshold Region에서 Carrier가 Diffusion Mechanism에 의해 Injection 되기 때문에 제어가 어렵습니다. 이를 극복하기 위해서는 Diffusion Mechanism을 완전히 바꾸는 아이디어가 고안됐습니다. Tunneling을 이용한 TFET, Impact Ionization Mechanism을 이용한 I-FET이 활발히 연구되고 있습니다. 뿐만 아니라 Body Effect Coefficient, η=Cdep/Cox 값을 줄이기 위해 HfZrO, Ferroelectric 소재를 사용하여 Negative Capacitance 특성을 적용한 NC-FET이 연구되고 있습니다. 그 외에도 Off Current를 줄이기 위해 DRAM 관점에서는 Recess Channel Array Transsistor, RCAT, GIDL Current를 줄이기 위해 RCAT에서 Buried CAT, Gate 구동력을 확실하게 높이기 위해 Channel 전 면을 Gate가 감싸는 FinFET, Gate-All-Around GAAFET 등의 3차원 구조의 소자가 채택되었습니다.
[질문 5]. Drain Induced Barrier Lowering, DIBL에 대해서 설명하세요
소자 Dimension이 작아짐에 따라 Channel Length가 짧아지고 Interface 부근에서 Electric Field가 점점 강해지고 있습니다. 그에 따라 Drain Bias가 인가되면서 Depletion Region이 점점 확장되면서 Source의 Potential Barrier를 낮추는 현상이 발생합니다. Source-Body 사이의 Potential Barrier는 Gate Voltage에 의해 Drop 되어 Drain current를 제어하는 것이 Field Effect의 기본 개념이었는데, Drain Bias에 의해 Source Potential Drop이 발생하면서 Gate와 상관없이 Current가 흐르는 이슈가 발생하게 됩니다. DIBL은 대표적인 Vt roll-off 현상으로 Vt가 작아지면서 Off-state Current가 크게 증가합니다. Pinch-off Region이 확장되면서 유효 Channel Length 또한 짧아지게 되어 On-state Current가 증가하는 Channel Length Modulation도 함께 발생합니다. Vt가 감소하고, On Current가 증가해서 좋은 현상인 것처럼 들릴 수 있지만, Off Current의 증가가 소자 성능에 있어 매우 치명적이기 때문에 반드시 해결해야 될 과제입니다.
[꼬리 5.1]. Drain Voltage가 커지면서 나타나는 현상에 대해서 설명하세요
Output Resistance 관점에서 설명드리겠습니다. Output Resistance는 Source와 Drain 사이의 Channel Resistance를 의미합니다. 초기에는 Channel Length Modulation, CLM에 의해 Output Resistance가 점점 증가하게 됩니다. 그러다가, Depletion Region이 확장되면서 Source의 Potential Barrier를 낮추어 Source의 전자가 Channel로 주입되는 DIBL 현상에 의해 Output Resistance가 점점 감소합니다. 여기서 더 강한 Drain Voltage가 인가될 경우, Pinch-off Region 내에 Hot Carrier가 결정격자와 충돌하면서 Impact Ionization이 발생하고 전류를 제어할 수 없는 Breakdown 현상이 발생하면서 Output Resistance는 급격하게 감소하게 됩니다.
[꼬리 5.2]. DIBL을 억제하는 방법에 대해서 설명하세요
"개선 방법은 아래에서 따로 자세하게 다루도록 하겠습니다."
DIBL을 억제하기 위해서는 Surface 방향으로 확장되는 Drain에 의해 야기된 Depletion Region을 억제해야 합니다. 그러기 위해서는 ① Drain Depletion Region의 Wdmax를 최소화 시켜야 합니다. Wdmax를 최소화 시키기 위한 가장 좋은 방법은 바로 Doping Effect를 활용하는 것입니다. PN Junction에서 Doping 농도의 차이가 클수록 도핑농도가 낮은 Side의 Depletion Region이 확장되는 특성이 있습니다. Wdmax를 줄이기 위해 Surface 부근의 Body Doping 농도를 높이거나, Drain Engineering을 통해 Doping Concentration을 낮춤으로써 Depletion Region 확장을 줄일 수 있습니다. 하지만 이렇게 직접 Body Doping이나, Drain 도핑 농도를 조절할 경우, Electric Field가 커지면서 Hot Carrier가 발생하거나, 혹은 Drain의 저항성분이 증가하여 소자 Performance를 저하시키는 이슈가 발생합니다. 그래서 도입된 기술이 Lightly Doped Drain, Shallow Junction Depth Profile, Raised Source/Drain, 유효 Channel Length 확장 등이 DIBL을 억제할 수 있는 기술이 도입되었습니다.
[질문 6]. Gate Induced Drain Leakage, GIDL에 대해서 설명하세요
소자 미세화가 진행되면서 Oxide Thickness는 점점 감소하게 되고 Gate의 구동력이 커졌습니다. Channel의 관점에서는 Gate 구동력이 높아지면서 훨씬 더 Cpara에 분배되는 전압 성분을 줄이면서 성능 개선을 시킬 수 있습니다. 하지만 Gate와 Drain이 Overlap 되는 부분에서 문제가 발생합니다. Off state에서는 Off Current가 최소화 되어야 합니다. 그런데 Gate에 Negative Bias가 인가되거나, Drain에 강한 Positive Bias가 인가될 경우 상황이 달라집니다. Gate에 Negative Bias가 인가될 경우, Surface에는 Body의 Majority Carrier인 Hole이 Drain 부근에 Accumulation 됩니다. 그에 따라 마치 p+ Doping이 된 것 처럼 Drain-Body의 Depletion Region이 Drain 쪽으로 확장되면서 유도된 Electric Field에 의해 강한 Band Bending이 발생합니다. 이때 Band의 Bending이 Energy Bandgap보다 커지는 순간, 즉 Valance band, Ev가 Conduction Band, Ec보다 높아지는 순간 전자는 Tunneling을 통해 Drain으로 흘러들어가 Leakage Current를 발생합니다. 그리고 열적으로 생성된 EHP에 의해 Hole은 Substrate로 Electron은 Drain으로 흘러들어가면서 Leakage Current를 증가시킵니다. 뿐만 아니라, NBTI, PBTI, HCI Stress를 받아 열화된 소자라면, Interface에 생긴 Trap에 의해 Trap-assisted Tunneling Current가 발생하여 GIDL Current는 더욱 증가됩니다. 그래서 NBTI, PBTI, HCI 평가를 진행할 때, GIDL Current는 평가 지표가 됩니다.
[꼬리 6.1]. NBTI, PBTI, HCI에 대해서 간략하게 설명하세요
NBTI, PBTI, HCI는 소자 신뢰도를 평가하는 방법입니다. NBTI는 Negative Bias Thermal Instability (PMOS), PBIT는 Positive Bias Thermal Instability (PBTI), HCI는 Hot Carrier Injection (HCI)로, 정상 동작할 때, Gate에 Bias를 지속적으로 인가함으로써 소자에 Stress를 주고 Off Current를 측정합니다. 세 현상 모두 Stress를 받으면 Threshold Voltage가 증가하며, Oxide 내에 Trap이 형성되어 Trap-assisted Tunneling GIDL Current를 증가시킵니다.
[꼬리 6.2]. GIDL Current를 억제하기 위한 방법에 대해서 설명하세요
GIDL 현상을 억제하기 위해서는 사실 Hot Carrier Injection을 억제하는 방법과 동일하다고 할 수 있습니다. Doping Effect를 활용하여 Surface 부근의 Electric Field를 완화시킴으로써 Interface 부근에 Trap 생성을 억제할 수 있습니다. 그리고 Drain-Body의 Overlap 되는 부분을 최소화하거나 Spacer를 도입함으로써 Hot Carrier로부터 Gate Oxide를 보호하는 공정을 추가할 수 있습니다.
[질문 7]. Punch Through Current에 대해서 설명하세요
Drain-Body는 PN Junction을 이루며, Drain Voltage가 인가되면 Drain-Body에는 Reverse Bias가 인가되면서 비교적 Doping 농도가 낮은 Body 방향으로 Depletion Region이 확장됩니다. Punch Through는 Channel 아래 깊은 Substrate영역에서 확장된 Drain의 Depletion Region이 Source 측에 Depletion Region과 맞닿으면서 Depletion Region 내에 강한 Electric Field에 의해서 원하지 않는 Excessive Current가 발생하는 현상입니다. 이는 Channel에 의해 흐르는 전류가 아니기 때문에 소자의 On/Off 동작이 불가능합니다.
[꼬리 7.1]. Punch Through Current를 억제하기 위한 방법에 대해서 설명하세요
Punch Through Current를 억제하기 위해서는 Channel 아래 기판 부근의 Depletion Region 확장을 억제해야 합니다. 그러기 위해서는 Body Doping 농도를 높이거나, Shallow Junction Depth Profile 채택, 혹은 Halo doping (Pocket Implant) 공정을 도입함으로써 Depletion Region 확장을 억제하여 Punch Through 현상을 방지할 수 있습니다. 이렇게 Punch Through 현상이 나타나는 문턱전압 Punch Through Voltage, Vpt는 Channel Length가 짧아질수록 Punch Through 현상이 증가하며, 기판농도 증가 및 Junction Depth, Xj가 감소할수록 Punch Through Voltage가 증가하면서 Punch Through 현상을 억제할 수 있습니다.
Punch Through 현상
[질문 8]. Hot Carrier Injection에 대해서 설명하세요
Hot Carrier Injection은 Off-state Current에 가장 많은 영향을 끼치는 요인입니다. Channel Length가 짧아지면서 Drain Voltage에 의해 유도된 Electric Field는 점점 강해지고, Pinch-off Region 내에 높은 운동에너지를 가지는 Hot Carrier가 발생합니다. 보통 1E04 V/cm 이상의 높은 Electric Field 인가 시 발생하며, 4가지의 주요 거동을 보입니다.
① 첫 번째로, Gate Oxide Thickness가 얇아지면서 Gate Voltage에 의한 수직 Electric Field에 영향을 받아 Hot Carrier는 Gate Oxide를 극복하고 Gate Leakage Current를 증가시킵니다. 이는 Input Impedance를 저하시키는 이슈를 발생시킵니다.
② 두 번째로, Hot Carrier가 Gate Oxide 내부로 Trap 되는 현상입니다. 보통 Oxide 내부에 Fixed Oxide Charge는 Positive Charge를 가집니다. 이때 Hot Carrier가 포획되면서 Interface Charge를 감소시키고 이는 Flat Band Voltage, Vfb를 증가시킵니다. 이는 즉, Threshold Voltage를 증가시킵니다. 또한 이러한 Trap은 앞서 말씀드린 EHP를 발생시키거나, Trap-assisted Tunneling Mechanism에 의해 GIDL Current를 증가시킵니다. 대표적인 소자 열화현상입니다.
③ 세 번째로, Interface States를 형성시킵니다. Hot Carrier가 Interface에 Si-SiO2 결합을 파괴하면서, Interface States를 생성하고 이는 Parasitic Capacitance를 증가시킵니다. 이는 막질을 저하시키고, 역시 Threshold Voltage를 증가시키며, Subthreshold Swing 특성을 저하시킵니다.
④ 마지막으로, Pinch-off Region 내에 Hot Carrier가 결정격자와 충돌함으로써 이온화되는 Impact Ionization이 발생합니다. 이때 생성된 EHP가 연쇄적으로 충돌과 EHP 생성을 반복 하면서 Avalanche Breakdown이 발생하여 Current를 제어할 수 없는 상황이 됩니다. Electron은 Drain Bias에 의해 Drain Leakage를, Hole은 Gate Voltage에 의해, Substrate Leakage를 증가시킵니다.
위에 답변에 ①, ②, ③, ④를 참고.
[꼬리 8.1]. Hot Carrier Injection 억제하는 방법에 대해서 설명하세요
Hot Carrier Injection을 억제하는 방법은 Surface 부근의 Electric Field를 완화시키는 방법 뿐입니다. Electric Field를 완화시키는 가장 효과적인 방법은 바로 Doping Effect 입니다. Lightly Doped Drain, LDD 공정을 통해 Drain Voltage에서 야기된 강한 Electric Field를 완화시킬 수 있습니다. 또한 Vertical Retrograde Body Doping Profile을 채택함으로써 표면에는 상대적으로 낮은 Doping 농도, 기판 방향으로는 높은 Doping 농도를 취함으로써, 표면에 Impurity Scattering을 감소시켜 Carrier Mobility를 높이고, Electric Field를 완화시켜 Hot Carrier Injection을 억제할 수 있습니다.
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