딴사관 검색 결과

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[딴딴's 개인노트] Synopsys HSPICE Simulation 전문가가 된 필승 노트 - 기본 #03편

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2025. 3. 8. 22:34

딴딴's 반도체사관학교 직무 Secret Node!!/반도체 직무 심화 교육

공정이 미세해지면 '수율'이 오른다!!? / 수율 예측을 위한 Defect Density의 이해

반도체 공정이 미세해지면 무엇이 좋을까.여러분들은 이미 High Performance, Low Power, Area Shrink (PPA) 관점에서미세공정의 목적과 그로 인해 발생하는 가치에 대해서 충분히 잘 이해하고 있다고 생각합니다.그런데, 여러분들 그거 아시나요.미세공정을 적용하여 더 작은 Chip을 만들어내기만 해도 Yield가 뻥뻥 증가합니다.물론, 적용 공정은 충분한 양산 이력을 가진 Mature 공정이라는 전제 하에서 말이죠.그렇기 때문에, 모두가 미세공정을 안정화 시키기 위해서 갖은 노력을 하는 것이겠죠.오늘은 미세공정과 수율과의 관계에 대해서 한 번 다루어보도록 하겠습니다. 우선 물꼬를 트기 위해 평범한 질문을 하나 던지고 시작하죠.질문 1. 공정이 미세해짐에 따라 창출되는 가치에 대해..

2025. 2. 4. 21:22

딴딴's 반도체사관학교 직무 Secret Node!!/반도체 직무 심화 교육

[딴딴's 직무심화] 공정 정합성 검토 / 현직자도 꼭 한 번 읽어봐야 할 SPICE vs. Silicon 정합 특성 -Layout Effect-

안녕하세요.딴사관 여러분들 금일 다룰 컨텐츠는 공정 정합성 향상을 위해 고려해야 할Layout Effect 입니다.질문 1. 공정 정합성 향상을 위한 Layout Dependant Effect (LDE)에 대해서 알고 있나요.공정에서 Silicon 값과 SPICE Model 간의 Mismatch를 개선하기 위해서는 Layout Effect을 고려해야 하는 것은 매우 중요합니다. 특히 Layout Effect의 경우, 동일 Device라 하더라도 Narrow/Short Device와 같이 Small Device일수록 Variation의 더욱 취약합니다. 따라서, 공정 정합성을 향상시키기 위해서 Layout Effect이 미치는 영향에 대해한 Factor를 꼭 반영하여 회로 성능을 예측하고 설계해야 합니다...

2025. 2. 2. 15:32

딴딴's 반도체사관학교 직무 Secret Node!!/반도체 직무 심화 교육

[딴딴's 직무심화] 공정 정합성 검토 / 현직자도 꼭 한 번 읽어 봐야 할 SPICE vs. Silicon 정합 특성 -공정 편-

안녕하세요. 딴사관 여러분들 금일 다룰 컨텐츠는공정 정합성 입니다.공정 정합성이라는 것이 무엇일까요.정의를 이야기 하는 것보다는 상황을 들어서 설명하는 편이 좋을 것 같습니다.여러분들은 지금 반도체 설계엔지니어입니다.A라는 공정을 사용하여 Chip을 설계하고 있는데, 고객사의 요구 Spec.에 맞는 Function을 구현하기 위해 Simulation을 수행하고 있죠.Simulation을 수행할 수 있는 모든 환경은 Foundry Fab 에서 제공하죠.소자의 Feature를 정의하는 Model, 기생 Cap., 저항, Delay, IP 특성, Noise Model 등 다양한 Model들을 Fab에서 제공하고, 반도체 IC를 개발하죠.여러분들이 정말 고생해서 IC 설계를 완료하고 Mask 제작 후 Fab 공..

2025. 2. 1. 19:00

반도체사관학교 훈련과정/반도체 전공정

TSMC 2nm N2 공정, 그들만의 경쟁력은 무엇일까요?. 면접 전에 꼭 한 번 읽고 가야 할 내용

이전 게시글은 TSMC 2nm 공정의 전반적인 소자 특성에 대해서 다루어 보았는데요. 2nm 공정 개발과정의 Challenge와 이를 어떻게 극복해냈는지는 내부 보안 규정상 오픈하지는 않았으나 모두가 알고 있는 내용을 다시 한 번 짚어 보도록 하죠.2nm N2 공정에 접목한 Advanced Packaging 기술TSMC가 발표한 2nm N2 공정에 대한 Promotion 자료를 보면 가히 놀랍습니다. TSMC는 앞서 설명했던 2nm node 전공정 특성 외에도 Advanced Packaging 기술을 접목시켜 세상을 놀라게 했습니다. 특히, 하이브리드 본딩의 간격을 9um에서 4.5um로 Shrink 하면서 그 성과에 모든 이들의 이목을 집중시켰습니다. 하이브리드 본딩은 여러분들도 삼성전자와 SK하이닉스..

2025. 1. 30. 19:52

반도체사관학교 훈련과정/반도체 전공정

TSMC, 2nm node 2025년 양산, 한 번은 반드시 숙지하고 가야 할 내용

현재 반도체 파운드리 업계 점유율의 50% 이상은 TSMC가 점유하고 있죠. 그리고 이를 맹추격하는 삼성과 새롭게 시장을 뛰어들어 기회를 엿보는 인텔의 공격적인 투자로 파운드리 시장은 말 그대로 치열한 경쟁구도에 있습니다.그렇다면 현재 파운드리 시장의 막강한 점유율을 가지고 있는 TSMC는 어떻게 준비하고 있을 지에 대해서 다루어보도록 하겠습니다. TSMC가 공개한 다양한 자료와 수치적 Data로 미루어 보았을 떄, 2nm 공정의 수율은 60% 이상 달성했다고 하는데, 어떤 기술적 Issue가 있었고, TSMC가 이를 어떻게 Challenge 했는지 다루어 보도록 하겠습니다. 최근 TSMC는 미국에서 열렸던 'IEDM 2024'에서 하나의 논문을 발표합니다. (이는 구글링을 통해 쉽게 찾아볼 수 있습니다..

2025. 1. 27. 21:33

[딴딴's 비밀노트] MOSFET 특성 이해 및 측정방법 총정리 #03편 - "Body Factor, Hump 메커니즘 및 평가방법"

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2024. 12. 12. 20:41