공정 미세화가 되면서 Low-k Dielectric 소재의 중요성이 점점 더 커지고 있습니다. 한 번 같이 다루어봅시다.
[기초 4-1] RC Delay의 발생 원인과 RC Delay를 개선하기 위한 방법에 대해서 설명해주세요.
RC Delay는 금속 배선의 저항과 배선 사이 절연막이 만드는 Parasitic Capacitance로 인해 발생하는 신호 지연 현상입니다. RC 값이 클수록 신호가 늦게 전달되어 소자의 동작 속도가 저하되어 IC의 Function 불량이 발생하게 됩니다. Metal 배선의 Pitch가 점점 더 미세해지고 층간 절연막의 두께가 얇아지면서 Parasitic Capacitance이 점점 더 커지게 되는데, 배선 간 층간 절연막을 Low-k Dielectric을 적용함으로써 RC Delay를 개선할 수 있습니다.
[딴딴's T.M.I] Dielectric Constant, 유전율이란 무엇인가. 여러분들 모두 아시다시피, 유전율의 정의는 물질이 전기장을 얼마나 저장 (or 차폐)할 수 있는지를 나타내는 값입니다. 일반적으로 제가 Device Physics에서 MOSFET 소자의 Gate Oxide의 특성을 설명할 때는 Electric Field를 얼마나 잘 통과 시키는지에 대한 지표로 설명하곤 합니다.왜냐하면 High-k Dielectric 일수록 Gate Bias 인가 시 E-Field가 잘 통과하여 계면에 전자를 모으는 힘이 커지게 되고 그로 인해 Channel의 전자 밀도가 증가하면서 Current가 지수함수적으로 증가하는 것이죠ㅎ.
금속 배선 간 RC Delay를 설명할 때도 동일합니다. 금속 배선에 전자가 이동할 때, 금속 간 절연막의 Dielectric Constant가 크면 전기장이 잘 통과하기 때문에 금속 배선 내 이동하는 전자를 붙잡아두죠.그로 인해서 전자의 이동을 방해하기 때문에 신호 지연 현상이 발생하게 되는 것입니다. 그래서 IMD, ILD 층에서는 Low-k Dielectric 소재가 필요한 것이죠.
[심화 4-2] Low-k 막질의 k값 유전율은 어떻게 낮추고, 낮아질수록 어떤 이슈가 발생할 수 있을까요.
SiO2 산화막에 Carbon과 Hydrogen 함유량을 증가시킴으로써 k값을 낮출 수 있습니다.SiO2의 규칙적인 Si-O-Si 결합에 CH3 같은 유기기가 삽입되면 결합의 극성이 감소하고 분자의 분극률이 낮아지기 때문입니다.이것이 SiCOH 계열의 Low-k Dieletric의 기본적인 원리입니다. 이러한 방식으로 k값이 과도하게 작아지게 되면 두 가지의 문제가 발생할 수 있습니다. 첫 번째는 수분 흡수에 취약해진다는 점입니다. Porous한 구조이거나 CH3 유기기가 많아질수록 공기 중에 수분이 흡착되어 k값이 높아지고 절연 특성이 저하됩니다. 두 번째는 경도가 약해진다는 점입니다. 기계적 강도가 저하되기 때문에 후속 공정인 CMP 공정이나 열처리 중 Stress로 인한 Crack이 발생할 수 있습니다.
[딴딴's T.M.I] SiCOH 계열 Low-k의 Porous 구조 주요 물질의 k값의 범위를 보면, USG (순수 SiO2)는 k=~4.0, Nitride는 k=~7.0, NDC(SiCN)은 k=~5.0, CVD 계열의 SiCOH는 k=2~3, SOG 계열은 k<2의 값 그리고 Air는 k=1 이론적 최소값을 가집니다. CVD 계열의 SiCOH는 더 낮은 k값을 얻기 위해 SiCOH Film 내부에 의도적으로 nano size의 Pore를 형성하는 기술이 있습니다. Dense SiCOH(K=2.5~3)보다 Porous 구조의 SiCOH(k=2~2.5)가 더 낮은 k값을 가집니다. Porous 내부에는 공기(k=1)이므로 전체적인 유전율이 낮아지는 원리죠. 단, Porous 구조일수록 기계적 강도가 더욱 취약해지는 이슈가 있기 때문에, Low-k값과 충분한 Mechanical Strength를 동시에 달성하는 것이 현재 Low-k 기술의 핵심 과제라고 할 수 있습니다.
[심화 4-3] Low-k Film 증착은 어떤 방식으로 증착을 진행하는지 설명해주시고 향후 Tech roadmap 상 어떤 방향으로 나아갈 지 기술적인 관점으로 설명해주세요.
대부분의 경우, CVD 증착 방식의 Low-k Dielectric 증착을 선호해왔습니다. 그 이유로 CVD 방식은 공정의 재현성이 매우 높고, 두께 및 막질의 조성 제어가 정밀하며, 기존의 PECVD 장비의 인프라를 활용할 수 있다는 장점이 크다는 것이죠.그러나 선폭이 매우 미세해지면서 CVD 방식의 한계에 도달했습니다. 미세해진 배선 간격의 Gap Fill 성능에서 CVD는 확실히 제한이 있고, 더 낮은 k값이 요구되는 영역에서는 SOD(Spin of Dielectric) 방식이 CVD 방식 대비 높은 경쟁력을 가집니다.
SOD 방식은 액상 물질을 Spin Coating으로 도포하기 때문에 HAR Profile의 공간도 쉽게 Gap Fill 할 수 있고, 향후 Advanced node에서 Pattern이 점점 미세해지면서 CVD와 SOD 방식을 조건에 맞게 사용할 것으로 판단됩니다. 또한, 유전율이 낮아질수록 수분흡수와 기계적 강도가 취약해지기 때문에 관련하여 식각, 세정 공정 조건도 함께 최적화 하는 것이 필수적입니다.
[심화 4-4] Parasitic Capacitance를 줄이기 위한 기술적 Roadmap에 대해서 소개해주세요.
앞서 말씀드렸듯이, 기생 Cap. 성분을 최소화 하기 위해서 Low-k Dielectric 소재가 적용되었습니다. Device 소자 내 Junction에도 기생 Cap 성분이 존재하나, 실제로 Signal이 전달되는 금속 배선 간의 신호 지연 현상이 더욱 Dominant합니다. 따라서 이를 최소화하기 위해 BEOL 공정 시 ILD/IMD 층에 Low-k Dielectric을 적용하는 것입니다. 초기에는 IMD/ILD Dielectric 내부에 Carbon과 Hydrogen을 도핑함으로써 Dense SiCOH 기술이 적용되었습니다. 하지만 Advanced Node 일수록 Pattern이 더욱 미세해지면서 더 작은 Low-k Dielectric 소재가 요구되었으며, Porous 구조를 적용하였습니다. 하지만, 수많은 기공들로 인해 기계적 물성이 저하되어 후속 CMP 공정에서 Physical Damage에 취약한 이슈가 발생했습니다. 따라서, 현재는 인위적으로 Metal과 Metal 사이에 Air-gap을 형성해줌으로써 획기적으로 기생 Cap.성분을 최소화하여 RC Delay를 줄일 수 있는 기술들이 적용 및 연구되고 있습니다.
[심화 4-5] Parasitic Resistance를 줄이기 위한 기술적 Roadmap에 대해서 소개해주세요.
Metal 배선 및 CNT/VIA Hole의 Dimension이 점점 더 미세해지면서 기생 저항 성분이 점점 더 증가하고 있습니다. 그로 인해 RC Delay와 IR Drop이 심화 됩니다. 이를 해결하기 위해서는 역시 소재의 혁신이 요구되고 있으며, 현재도 수많은 소재들이 Metal 배선 물질 후보로 연구되고 있습니다. 초기 Lagacy 공정에서 Al 배선은 낮은 비저항과 비용 경쟁력 측면에서 반도체 산업에서 매우 유망한 소재였습니다. 현재는 미세화가 되면서 낮은 Bulk 비저항을 가지는 Cu 배선이 90nm 이하 node에서 적용되고 있습니다. 나아가 더 낮은 Resisitivity를 확보하기 위해 Tungsten(W) VIA Plug마저 Dual 다마신 공정을 통해 Cu로 대체하고 있습니다.
[꼬리 4-5-1] 공정이 더 미세해지면서 Cu 배선의 단점은 없나요.
Cu 배선은 낮은 비저항 특성에도 불구하고 치명적인 단점이 있습니다. 그건 바로 Cu 자체의 물성적인 특징으로 Migration 성질이 매우 강하다는 점입니다. Cu 배선 공정에서 Cu원자가 쉽게 Migration 되면서 Si과 Dielectric 내부로 Penetration 되어 다양한 불량 현상을 유발하여 결국 Yield Loss를 발생시키게 됩니다. 그로 인해, Cu 소재는 Ti/TiN Diffusion Barrier Metal이 필수적으로 선행 증착되어야 합니다. 공정이 미세화되면서 Cu의 Diffusion을 억제해주는 Barrier Metal이 큰 허들이 됩니다. 공정이 미세해짐에 따라 Barrier Metal 자체가 매우 높은 저항을 가지기 때문에, 이를 개선하기 위해 Barrier Metal의 Thickness를 얇게하는 노력을 기울였으나, Thickness가 얇아지면서 Cu의 Diffusion을 더 이상 Blocking 하지 못하여 Scaling의 한계에 봉착하게 되었습니다.
[꼬리 4-5-2] 그럼 Cu 배선의 대체할 수 있는 기술에 대해서는 어떻게 생각하시나요.
넵. 이를 극복하기 위해서는 Cu와 같이 Low Resistivity 특성을 가지며, Contact 특성이 우수하고 Barrier Metal이 필요없는 소재가 요구되었습니다. 그래서 현재는 막질 간 접합 계면에서 Schottky Barrier Height (SBH)가 낮고 Barrier Metal이 필요 없는 BM-Less 소재로, Co와 Ru 금속이 금속 배선 후보로 활발히 연구되고 있습니다.Co와 Ru 물성 자체는 Cu보다 높은 Resistivity를 가지나, 미세화가 진행되면서 (Half-pitch ~13nm 수준 이하) 어느 순간에 Barrier Metal+Cu의 Metal Structure 보다 Barrier Metal이 없는 Co, Ru 배선이 더 작은 Resistivity를 가진다는 것을 연구적으로 증명하였습니다. 이러한 특성을 활용하여, 차세대 공정에서는 Diffusion이 심하여 높은 저항의 Barrier Metal이 필수적인 Cu 배선을 낮은 SBH의 BM-less Metal 소재인 Co, Ru를 포함한 다양한 금속 물질들을 후보로 양산에 적용할 수 있도록 활발하게 연구되고 있습니다.
